source: FPGA/FTU/test_firmware/FTU_test2/FTU_test2_dac_control.vhd @ 237

Last change on this file since 237 was 237, checked in by qweitzel, 10 years ago
miso signal removed from FTU_test2
File size: 4.0 KB
Line 
1----------------------------------------------------------------------------------
2-- Company:        ETH Zurich, Institute for Particle Physics
3-- Engineer:       P. Vogler, Q. Weitzel
4--
5-- Create Date:    05/17/2010
6-- Design Name:
7-- Module Name:    FTU_test2_dac_control - Behavioral
8-- Project Name:
9-- Target Devices:
10-- Tool versions:
11-- Description:    test2 for control DAC on FTU board to set trigger thresholds
12--
13-- Dependencies:
14--
15-- Revision:
16-- Revision 0.01 - File Created
17-- Additional Comments:
18--
19----------------------------------------------------------------------------------
20library IEEE;
21use IEEE.STD_LOGIC_1164.ALL;
22use IEEE.STD_LOGIC_ARITH.ALL;
23use IEEE.STD_LOGIC_UNSIGNED.ALL;
24library ftu_definitions;
25USE ftu_definitions.ftu_array_types.all;
26
27---- Uncomment the following library declaration if instantiating
28---- any Xilinx primitives in this code.
29--library UNISIM;
30--use UNISIM.VComponents.all;
31
32entity FTU_test2_dac_control is
33  port(
34    clk      : IN     STD_LOGIC;
35    reset    : IN     STD_LOGIC;
36    clr      : OUT    STD_LOGIC;
37    mosi     : OUT    STD_LOGIC;
38    sck      : OUT    STD_LOGIC;
39    cs_ld    : out    STD_LOGIC
40  );
41end FTU_test2_dac_control;
42
43architecture Behavioral of FTU_test2_dac_control is
44
45  component FTU_test2_spi_interface
46    port(
47      clk_50MHz      : IN     std_logic;
48      config_start   : IN     std_logic;
49      dac_array      : IN     dac_array_type;
50      config_ready   : OUT    std_logic;
51      config_started : OUT    std_logic;
52      dac_cs         : OUT    std_logic;
53      mosi           : OUT    std_logic;
54      sclk           : OUT    std_logic;
55      miso           : INOUT  std_logic
56   );
57  end component;
58
59  --component FTU_test2_upcnt16
60  --  port(
61  --    full  : out STD_LOGIC;
62  --    clr   : in STD_LOGIC;
63  --    reset : in STD_Logic;
64  --    clk   : in STD_LOGIC
65  --  );
66  --end component;
67 
68  signal clk_sig            : std_logic;
69  signal reset_sig          : std_logic;
70
71  signal clr_sig            : std_logic;
72  signal mosi_sig           : std_logic := '0';
73  signal serial_clock_sig   : std_logic;
74  signal dac_cs_sig         : std_logic;
75 
76  signal config_start_sig   : std_logic := '0'; 
77  signal config_ready_sig   : std_logic;
78  signal config_started_sig : std_logic := '0';
79  signal dac_array_sig      : dac_array_type := (100,200,300,400,500);
80   
81  --signal full_sig           : std_logic;
82  --signal clr_wcnt_sig       : std_logic;
83   
84  -- Build an enumerated type for the state machine
85  type state_type is (START, WAITING, STOP);
86
87  -- Register to hold the current state
88  signal state, next_state: state_type;
89 
90begin
91
92  --to be checked
93  reset_sig <= reset;
94  clk_sig <= clk;
95  mosi <= mosi_sig;
96  sck <= serial_clock_sig;
97  cs_ld <= dac_cs_sig;
98 
99  -- FSM for dac control: first process
100  FSM_Registers: process(clk_sig, reset_sig)
101  begin
102    if reset_sig = '1' then
103      state <= START;
104    elsif Rising_edge(clk_sig) then
105      state <= next_state;
106    end if;
107  end process;
108
109  -- FSM for dac control: second process
110  FSM_logic: process(state)
111  begin
112    next_state <= state;
113    case state is
114      when START =>
115        config_start_sig <= '1';
116        next_state <= WAITING;
117      when WAITING =>
118        if (config_ready_sig = '1') then
119          next_state <= STOP;
120        else
121          next_state <= WAITING;
122        end if;
123      when STOP =>
124        config_start_sig <= '0';
125    end case;
126  end process;
127   
128  Inst_FTU_test2_spi_interface : FTU_test2_spi_interface
129    port map(
130      clk_50MHz      => clk_sig,
131      config_start   => config_start_sig,
132      dac_array      => dac_array_sig,
133      config_ready   => config_ready_sig,
134      config_started => config_started_sig,
135      dac_cs         => dac_cs_sig,
136      mosi           => mosi_sig,
137      sclk           => serial_clock_sig,
138      miso           => open
139    );
140
141  --Inst_FTU_test2_upcnt16: FTU_test2_upcnt16
142  --  port map(
143  --    full  => full_sig,
144  --    clr   => clr_wcnt_sig,
145  --    reset => reset_sig,
146  --    clk   => serial_clock_sig
147  --  );
148 
149end Behavioral;
150
Note: See TracBrowser for help on using the repository browser.