source: firmware/FAD/FACT_FAD_20MHz_VAR_PS/FACT_FAD_lib/hdl/data_generator.vhd @ 10176

Last change on this file since 10176 was 10176, checked in by neise, 9 years ago
File size: 16.4 KB
Line 
1--
2-- VHDL Architecture FACT_FAD_lib.data_generator.beha
3--
4-- Created:
5--          by - FPGA_Developer.UNKNOWN (EEPC8)
6--          at - 14:36:14 10.02.2010
7--
8-- using Mentor Graphics HDL Designer(TM) 2008.1 (Build 17)
9
10library IEEE;
11use IEEE.STD_LOGIC_1164.ALL;
12use IEEE.STD_LOGIC_ARITH.ALL;
13use IEEE.STD_LOGIC_UNSIGNED.ALL;
14library fact_fad_lib;
15use fact_fad_lib.fad_definitions.all;
16
17-- -- Uncomment the following library declaration if instantiating
18-- -- any Xilinx primitives in this code.
19-- library UNISIM;
20-- use UNISIM.VComponents.all;
21
22entity data_generator is
23generic(
24        RAM_ADDR_WIDTH : integer := 12
25);
26port( 
27        clk                                             : in    std_logic;                                      -- CLK_25.
28        data_out                                : out   std_logic_vector (63 downto 0);
29        addr_out                                : out   std_logic_vector (RAM_ADDR_WIDTH-1 downto 0);
30        dataRAM_write_ea_o              : out   std_logic_vector (0 downto 0) := "0";
31        ram_start_addr                  : in    std_logic_vector (RAM_ADDR_WIDTH-1 downto 0);
32        ram_write_ea                    : in    std_logic;
33        ram_write_ready                 : out   std_logic := '0';
34        ram_write_ready_ack             : IN    std_logic;
35        config_start_mm                 : out   std_logic := '0'; 
36        config_start_cm                 : out   std_logic := '0';
37        config_start_spi                : out   std_logic := '0';
38        config_ready_mm                 : in    std_logic;
39        config_ready_cm                 : in    std_logic;
40        config_ready_spi                : in    std_logic;
41        config_started_mm               : in    std_logic;
42        config_started_cm               : in    std_logic;
43        config_started_spi              : in    std_logic;
44        roi_array                               : in    roi_array_type;
45        roi_max                                 : in    roi_max_type;
46        sensor_array                    : in    sensor_array_type;
47        sensor_ready                    : in    std_logic;
48        dac_array                               : in    dac_array_type;
49       
50        mode                                    : in    std_logic := '0';                       -- 0: config mode | 1: run mode
51        idling                          : out   std_logic;
52       
53-- EVT HEADER - part 1
54        package_length                  : in    std_logic_vector (15 downto 0);
55        pll_lock                                : in    std_logic_vector ( 3 downto 0);
56
57-- EVT HEADER - part 2  --> FTM trigger informaton, comes in late ...
58-- during EVT header wrinting, this field is left out ... and only written into event header,
59-- when the DRS chip were read out already.
60        FTM_RS485_ready                 : in    std_logic;
61        FTM_trigger_info                : in    std_logic_vector (55 downto 0); --7 byte
62
63-- EVT HEADER - part 3
64        fad_event_counter               : in    std_logic_vector (31 downto 0);
65        refclk_counter                  : in    std_logic_vector (11 downto 0);
66        refclk_too_high                 : in    std_logic;
67        refclk_too_low                  : in    std_logic;
68
69-- EVT HEADER - part 4
70        board_id                                : in    std_logic_vector (3 downto 0);
71        crate_id                                : in    std_logic_vector (1 downto 0);
72        DCM_PS_status                   : in    std_logic_vector (7 downto 0);
73        TRG_GEN_div                             : in    std_logic_vector (15 downto 0);
74
75-- EVT HEADER - part 5
76        dna                                             : in    std_logic_vector (63 downto 0);
77
78-- EVT HEADER - part 6
79        timer_value                             : in    std_logic_vector (31 downto 0); -- time in units of 100us
80
81        trigger                                 : in    std_logic;
82        start_config_chain              : in    std_logic;                              -- here W5300_MODUL can start the whole config chain
83        config_chain_done               : out   std_logic;
84       
85        adc_data_array                  : in    adc_data_array_type;
86        adc_output_enable_inverted                                      : out   std_logic := '1';
87        adc_clk_en                              : out   std_logic := '0';
88        adc_otr                                 : in    std_logic_vector (3 downto 0);
89        drs_channel_id                  : out   std_logic_vector (3 downto 0) := (others => '0');
90
91--drs_dwrite : out std_logic := '1';
92        drs_readout_ready               : out   std_logic := '0';
93        drs_readout_ready_ack   : in    std_logic;
94        drs_clk_en                              : out   std_logic := '0';
95        start_read_drs_stop_cell: out   std_logic := '0';
96
97        drs_srin_write_8b               : out   std_logic := '0';
98        drs_srin_write_ack              : in    std_logic;
99        drs_srin_data                   : out   std_logic_vector (7 downto 0) := (others => '0');
100        drs_srin_write_ready    : in    std_logic;
101
102        drs_read_s_cell_ready   : in    std_logic;
103        drs_s_cell_array                : in    drs_s_cell_array_type;
104
105        drs_readout_started             : out   std_logic := '0'
106);
107end data_generator ;
108
109architecture Behavioral of data_generator is
110
111type state_generate_type is (
112        CONFIG_CHAIN_START,             -- IDLE branches into this state, if needed.
113        CONFIG_MEMORY_MANAGER,
114        CONFIG_SPI_INTERFACE,
115        WAIT_FOR_CONFIG_SPI_INTERFACE,
116        CONFIG_DRS_01,                  -- these four states configure the DRS shift registers,
117        CONFIG_DRS_02,                  -- the make great use of the drs_pulser entity.
118        CONFIG_DRS_03,                  -- maybe they should be moved into the drs_pulser entity.
119        WAIT_FOR_DRS_CONFIG_READY,
120
121        IDLE,
122        WRITE_HEADER, WRITE_FTM_INFO, WRITE_EVENTCOUNTER_AND_REFCLK_COUNTER, WRITE_BOARD_ID,
123        WRITE_DNA, WRITE_TIMER, WRITE_TEMPERATURES, 
124        WRITE_DAC1, WRITE_DAC2,
125        WAIT_FOR_STOP_CELL,
126        START_DRS_READING,
127        WRITE_CHANNEL_ID, WRITE_START_CELL, WRITE_ROI, WRITE_FILLING,
128        WAIT_FOR_ADC, WRITE_ADC_DATA,
129        WRITE_EXTERNAL_TRIGGER,
130        WRITE_END_FLAG,
131        WRITE_DATA_END, WRITE_DATA_END_WAIT,
132        WRITE_DATA_STOP, WRITE_DATA_STOP1
133);
134
135-- configuration stuff:
136                -- this flag is set, when ever a rising edge on 'start_config_chain' is detected.
137                -- this flag is cleared only, when a configuration chain was successfully processed
138signal start_config_chain_flag : std_logic;
139signal start_config_chain_sr : std_logic_vector(1 downto 0);
140
141signal state_generate : state_generate_type := CONFIG_CHAIN_START;
142signal start_addr : std_logic_vector (RAM_ADDR_WIDTH-1 downto 0) := (others => '0');
143
144signal data_cntr : integer  range 0 to 1024 := 0;
145signal addr_cntr : integer range 0 to RAM_SIZE_64B := 0;    -- counts 64 bit words
146signal channel_id : integer range 0 to 9 := 0;
147signal adc_wait_cnt : integer range 0 to 7 := 0;
148
149signal trigger_sr :std_logic_vector(1 downto 0) := "00";
150signal ram_write_ea_flag : std_logic := '0';
151signal new_config_int : std_logic := '0';
152
153-- internal signal: to be sampled once and used instead of inputs!
154signal roi_max_int : roi_max_type;
155
156signal sig_drs_readout_started : std_logic := '0';
157
158signal sig_idling : std_logic := '1';
159
160begin
161drs_readout_started <= sig_drs_readout_started;
162idling <= sig_idling;
163generate_data : process (clk)
164begin
165        if rising_edge (clk) then
166                start_config_chain_sr <= start_config_chain_sr(0) & start_config_chain;
167                if (start_config_chain_sr = "01") then
168                        start_config_chain_flag <= '1';
169                        config_chain_done <= '0';
170                end if;
171                trigger_sr <= trigger_sr(0) & trigger; --synching in of asynchrounous trigger signal.
172                addr_out <= start_addr + conv_std_logic_vector(addr_cntr, RAM_ADDR_WIDTH);
173               
174                case state_generate is
175               
176                when CONFIG_CHAIN_START =>                                              -- CONFIG_CONTROL_MANAGER
177                        config_start_cm <= '1';
178                        if (config_started_cm = '1') then
179                                config_start_cm <= '0';
180                                state_generate <= CONFIG_MEMORY_MANAGER;
181                        end if;
182                when CONFIG_MEMORY_MANAGER =>                                   -- CONFIG_MEMORY_MANAGER               
183                        if (config_ready_cm = '1') then
184                                config_start_mm <= '1';
185                        end if;
186                        if (config_started_mm = '1') then
187                                config_start_mm <= '0';
188                                state_generate <= CONFIG_SPI_INTERFACE;
189                        end if;
190                when CONFIG_SPI_INTERFACE =>                                    -- CONFIG_SPI_INTERFACE
191                        if (config_ready_mm = '1') then
192                                config_start_spi <= '1';
193                        end if;
194                        if (config_started_spi = '1') then
195                                config_start_spi <= '0';
196                                state_generate <= WAIT_FOR_CONFIG_SPI_INTERFACE;
197                        end if;
198                when WAIT_FOR_CONFIG_SPI_INTERFACE =>
199                        if (config_ready_spi = '1') then
200                                state_generate <= CONFIG_DRS_01;
201                        end if;
202                -- configure DRS
203                -- all this might be done in the drs_pulser entity
204                when CONFIG_DRS_01 =>                                                   -- BEGIN CONFIG DRS
205                        drs_channel_id <= DRS_WRITE_SHIFT_REG;
206                        drs_srin_data <= "11111111";
207                        drs_srin_write_8b <= '1';
208                        if (drs_srin_write_ack = '1') then
209                                drs_srin_write_8b <= '0';
210                                state_generate <= CONFIG_DRS_02;
211                        end if;
212                when CONFIG_DRS_02 =>
213                        if (drs_srin_write_ready = '1') then
214                                state_generate <= CONFIG_DRS_03;
215                        end if;
216                when CONFIG_DRS_03 =>
217                        drs_channel_id <= DRS_WRITE_CONFIG_REG;
218                        drs_srin_data <= "11111111";
219                        drs_srin_write_8b <= '1';
220                        if (drs_srin_write_ack = '1') then
221                                drs_srin_write_8b <= '0';
222                                state_generate <= WAIT_FOR_DRS_CONFIG_READY;
223                        end if;
224                       
225                -- last state of CONFIG CHAIN:
226                        -- here the input roi_max is sampled
227                        -- all other interesting input signals should be sampled here as well!
228                when WAIT_FOR_DRS_CONFIG_READY =>                                                       -- END OF CONFIG CHAIN
229                        if (drs_srin_write_ready = '1') then
230                                drs_channel_id <= DRS_ADDR_IDLE; -- to make sure not to write accidentally into DRS shift registers
231                                roi_max_int <= roi_max;
232                                config_chain_done <= '1';
233                                state_generate <= IDLE;
234                        end if;
235                        -- end configure DRS
236
237                when IDLE =>
238                        if (mode = '0') then                                                                            -- do not accept any triggers ! stay in idle, or do a configuration.
239                                sig_idling <= '1';
240                                if (start_config_chain_flag = '1') then
241                                        sig_idling <= '0';
242                                        start_config_chain_flag <= '0';
243                                        state_generate <= CONFIG_CHAIN_START;
244                                else
245                                        state_generate <= IDLE;
246                                end if;                                                 
247                        else --mode = '1'                                                                               -- check if trigger arrived.
248                                sig_idling<= '0';
249                                if (ram_write_ea = '1' and trigger_sr = "01") then
250                                        sig_drs_readout_started <= '1'; -- is set to '0' in next state ... just a pulse.
251                                        start_read_drs_stop_cell <= '1';
252                                        adc_output_enable_inverted <= '0';
253                                        -- at this moment the ADC ist beeing clocked.
254                                        -- this is not the start of the readout.
255                                        -- the DRS needs to be clocked as well.
256                                        adc_clk_en <= '1';
257                                        start_addr <= ram_start_addr;
258                                        state_generate <= WRITE_HEADER;
259                                end if;
260                        end if;
261                       
262                when WRITE_HEADER =>
263                        sig_drs_readout_started <= '0'; -- is set to '1' in state IDLE
264                        dataRAM_write_ea_o <= "1";
265                        data_out <= X"000" & pll_lock & PACKAGE_VERSION & PACKAGE_SUB_VERSION & package_length & X"FB01";
266                        addr_cntr <= addr_cntr + 1; 
267                        state_generate <= WRITE_FTM_INFO;
268                                       
269                when WRITE_FTM_INFO =>
270                        -- THIS is just a dummy STATE just to make reading easier.
271                        -- at this point normally the FTM RS485 data would be written .. but we do not know it
272                        -- so here we do not write the FTM info ... just jump over it.
273                        addr_cntr <= addr_cntr + 1; 
274                        state_generate <= WRITE_EVENTCOUNTER_AND_REFCLK_COUNTER;
275                                       
276                when WRITE_EVENTCOUNTER_AND_REFCLK_COUNTER =>
277                        data_out <= X"0000" &
278                                        refclk_too_high & refclk_too_low & "00" & refclk_counter & 
279                                        fad_event_counter(15 downto 0) & 
280                                        fad_event_counter(31 downto 16) ;
281                        addr_cntr <= addr_cntr + 1;
282                        state_generate <= WRITE_BOARD_ID;
283                       
284                when WRITE_BOARD_ID =>     
285                        data_out <= TRG_GEN_div &                                                       -- this is a kind of prescaler for the continouus trigger generator
286                                                X"0000" &                                                               -- this might be the number of soft triggers beeing generated in a 'burst' not implemented yet
287                                                X"00" & DCM_PS_status & "000000" &              -- number of steps, the phase shifter was shifted...
288                                                crate_id & "1000" & board_id;                   -- position of the board inside the camera
289                        addr_cntr <= addr_cntr + 1;
290                        state_generate <= WRITE_DNA;
291
292                when WRITE_DNA =>
293                        data_out <= X"00" & dna(55 downto 0);
294                        addr_cntr <= addr_cntr + 1;
295                        state_generate <= WRITE_TIMER;
296
297                when WRITE_TIMER =>
298                        data_out <= X"0000" & X"0000" & timer_value; -- 2times 16bit reserved for additional status info
299                        addr_cntr <= addr_cntr + 1;
300                        state_generate <= WRITE_TEMPERATURES;
301
302                -- DANGER: thist state can wait endlessly, if somethings wrong.
303                when WRITE_TEMPERATURES =>     -- temperatures
304                        if (sensor_ready = '1') then
305                                data_out <= conv_std_logic_vector (sensor_array (3), 16) &
306                                                        conv_std_logic_vector (sensor_array (2), 16) &
307                                                        conv_std_logic_vector (sensor_array (1), 16) &
308                                                        conv_std_logic_vector (sensor_array (0), 16);
309                                addr_cntr <= addr_cntr + 1;
310                                state_generate <= WRITE_DAC1;
311                        end if;
312
313                when WRITE_DAC1 =>
314                        data_out <= conv_std_logic_vector (dac_array (3), 16) &
315                                                conv_std_logic_vector (dac_array (2), 16) &
316                                                conv_std_logic_vector (dac_array (1), 16) &
317                                                conv_std_logic_vector (dac_array (0), 16);
318                        addr_cntr <= addr_cntr + 1;
319                        state_generate <= WRITE_DAC2;
320                when WRITE_DAC2 =>
321                        data_out <= conv_std_logic_vector (dac_array (7), 16) &
322                                                conv_std_logic_vector (dac_array (6), 16) &
323                                                conv_std_logic_vector (dac_array (5), 16) &
324                                                conv_std_logic_vector (dac_array (4), 16);
325                        addr_cntr <= addr_cntr + 1;
326                        state_generate <= WAIT_FOR_STOP_CELL;
327
328                when WAIT_FOR_STOP_CELL =>
329                        start_read_drs_stop_cell <= '0';
330                        if (drs_read_s_cell_ready = '1') then
331                                state_generate <= START_DRS_READING;
332                        end if;
333
334                when START_DRS_READING =>
335                        --drs channel number
336                        drs_channel_id <= conv_std_logic_vector (channel_id, 4);
337                       
338                        --adc_output_enable_inverted <= '0'; -- nur für Emulator ??????????????????
339                        -- this has been done earlier already ... why does it need to be repeated?
340
341                        --starte drs-clocking
342                        -- this is an interesting point:
343                                -- here the DRS clock starts to tick. but only some states later
344                                -- the ADC data is actually read out.
345                                -- the reason is, that the ADC has a latency of 7 clock cycles, which means,
346                                -- when the next rising edge of the DRS clock is produced.
347                                -- an analog value is put out.
348                                -- when the next rising edge of the ADC clock is produced.
349                                -- this very analog value is sampled.
350                                -- but only seven clock ticks later, the degital result is available.
351                                -- from that point on, every clock tick produces a valid digital result.
352                        drs_clk_en <= '1';
353                        adc_wait_cnt <= 0;
354                        state_generate <= WRITE_CHANNEL_ID;
355
356                when WRITE_CHANNEL_ID =>    -- write DRS and Channel IDs
357                        data_out <=             conv_std_logic_vector(3,12) & conv_std_logic_vector(channel_id,4) &
358                                                        conv_std_logic_vector(2,12) & conv_std_logic_vector(channel_id,4) &
359                                                        conv_std_logic_vector(1,12) & conv_std_logic_vector(channel_id,4) &
360                                                        conv_std_logic_vector(0,12) & conv_std_logic_vector(channel_id,4);
361                        addr_cntr <= addr_cntr + 1;
362                        state_generate <= WRITE_START_CELL;
363                when WRITE_START_CELL =>    -- write start cells
364                        data_out <=     "000000" & drs_s_cell_array (3) &
365                                                        "000000" & drs_s_cell_array (2) &
366                                                        "000000" & drs_s_cell_array (1) &
367                                                        "000000" & drs_s_cell_array (0); 
368                        addr_cntr <= addr_cntr + 1;
369                        state_generate <= WRITE_ROI;
370               
371                when WRITE_ROI =>    -- write ROI
372                        data_out <=     "00000" & conv_std_logic_vector (roi_array((3) * 9 + channel_id), 11) &
373                                                "00000" & conv_std_logic_vector (roi_array((2) * 9 + channel_id), 11) &
374                                                "00000" & conv_std_logic_vector (roi_array((1) * 9 + channel_id), 11) &
375                                                "00000" & conv_std_logic_vector (roi_array((0) * 9 + channel_id), 11);
376                        addr_cntr <= addr_cntr + 1;
377                        state_generate <= WRITE_FILLING;
378
379                when WRITE_FILLING =>    -- write FILLING
380                        data_out <= conv_std_logic_vector(0,64); -- filling
381                        addr_cntr <= addr_cntr + 1;
382                        state_generate <= WAIT_FOR_ADC;
383
384                when WAIT_FOR_ADC =>
385                -- !!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!
386                        if (adc_wait_cnt < 4 ) then -- anpassen!!!! -- 3 für Simulation, 4 für FPGA???
387                                adc_wait_cnt <= adc_wait_cnt + 1;
388                        else
389                                state_generate <= WRITE_ADC_DATA;
390                        end if;
391                when WRITE_ADC_DATA =>
392                        if (data_cntr < roi_max_int (channel_id)) then
393                                data_out <= "000" & adc_otr(3) & adc_data_array(3) &    --exchange ... with data_cntr when testbenching.
394                                                        "000" & adc_otr(2) & adc_data_array(2) &
395                                                        "000" & adc_otr(1) & adc_data_array(1) &
396                                                        "000" & adc_otr(0) & adc_data_array(0);
397                                addr_cntr <= addr_cntr + 1;
398                                state_generate <= WRITE_ADC_DATA;
399                                data_cntr <= data_cntr + 1;
400                        else
401                                drs_clk_en <= '0';
402                                --adc_output_enable_inverted <= '1'; -- nur für Emulator
403                                if (channel_id = 8) then
404                                        state_generate <= WRITE_EXTERNAL_TRIGGER;
405                                        adc_output_enable_inverted <= '1';
406                                        -- switch off ADC_CLK
407                                        adc_clk_en <= '0';
408                                else
409                                        channel_id <= channel_id + 1;     -- increment channel_id
410                                        state_generate <= START_DRS_READING;
411                                        data_cntr <= 0;
412                                end if;
413                        end if;
414 
415                when WRITE_EXTERNAL_TRIGGER =>    -- external trigger ID
416                        addr_out <= start_addr + conv_std_logic_vector(1, RAM_ADDR_WIDTH);
417                        data_out <=     FTM_trigger_info(15 downto 0) &
418                                                FTM_trigger_info(31 downto 16) &
419                                                FTM_trigger_info(47 downto 32) &
420                                                X"00" & FTM_trigger_info(55 downto 48);
421                        state_generate <= WRITE_END_FLAG;
422
423                when WRITE_END_FLAG =>
424                        data_out <= conv_std_logic_vector(0, 32) & X"04FE" & X"4242";
425                        addr_cntr <= addr_cntr + 1;
426                        state_generate <= WRITE_DATA_END;
427                when WRITE_DATA_END =>
428                        dataRAM_write_ea_o <= "0";
429                                --information to: memory manager.
430                                -- one Event was completely written into dataRAM.
431                        ram_write_ready <= '1';                                 
432                        state_generate <= WRITE_DATA_END_WAIT;
433                when WRITE_DATA_END_WAIT =>
434                        -- check if memory manager received the formaer information.
435                        -- go on to next state.
436                        if (ram_write_ready_ack = '1') then
437                                state_generate <= WRITE_DATA_STOP;
438                                ram_write_ready <= '0';
439                        end if;
440                when WRITE_DATA_STOP =>
441                        if (ram_write_ready_ack = '0') then
442                                drs_readout_ready <= '1';                       --info to: trigger manager.
443                                data_cntr <= 0;
444                                addr_cntr <= 0;
445                                channel_id <= 0;
446                                state_generate <= WRITE_DATA_STOP1;
447                        end if;
448                when WRITE_DATA_STOP1 =>
449                        if (drs_readout_ready_ack = '1') then
450                                drs_readout_ready <= '0';
451                                state_generate <= IDLE;
452                        end if;
453                when others =>
454                        null;
455                end case; -- state_generate
456        end if; -- rising_edge (clk)
457end process generate_data;
458end Behavioral;
Note: See TracBrowser for help on using the repository browser.