source: firmware/FAD/FACT_FAD_20MHz_VAR_PS/FACT_FAD_lib/hdl/data_generator.vhd @ 10462

Last change on this file since 10462 was 10462, checked in by neise, 9 years ago
ADC data is not send in network byte order anymore. RS485 receiver is implemented --> needs testing internal trigger ID is used for socket number calculation
File size: 16.3 KB
Line 
1--
2-- VHDL Architecture FACT_FAD_lib.data_generator.beha
3--
4-- Created:
5--          by - FPGA_Developer.UNKNOWN (EEPC8)
6--          at - 14:36:14 10.02.2010
7--
8-- using Mentor Graphics HDL Designer(TM) 2008.1 (Build 17)
9
10library IEEE;
11use IEEE.STD_LOGIC_1164.ALL;
12use IEEE.STD_LOGIC_ARITH.ALL;
13use IEEE.STD_LOGIC_UNSIGNED.ALL;
14library fact_fad_lib;
15use fact_fad_lib.fad_definitions.all;
16
17-- -- Uncomment the following library declaration if instantiating
18-- -- any Xilinx primitives in this code.
19-- library UNISIM;
20-- use UNISIM.VComponents.all;
21
22entity data_generator is
23generic(
24        RAM_ADDR_WIDTH : integer := 12
25);
26port( 
27        clk                                             : in    std_logic;                                      -- CLK_25.
28        data_out                                : out   std_logic_vector (63 downto 0);
29        addr_out                                : out   std_logic_vector (RAM_ADDR_WIDTH-1 downto 0);
30        dataRAM_write_ea_o              : out   std_logic_vector (0 downto 0) := "0";
31        ram_start_addr                  : in    std_logic_vector (RAM_ADDR_WIDTH-1 downto 0);
32        ram_write_ea                    : in    std_logic;
33        ram_write_ready                 : out   std_logic := '0';
34        ram_write_ready_ack             : IN    std_logic;
35       
36        roi_array                               : in    roi_array_type;
37        roi_max                                 : in    roi_max_type;
38        sensor_array                    : in    sensor_array_type;
39        sensor_ready                    : in    std_logic;
40        dac_array                               : in    dac_array_type;
41       
42        config_start                    : in    std_logic;
43        config_done                             : out   std_logic := '0';
44       
45-- EVT HEADER - part 1
46        package_length                  : in    std_logic_vector (15 downto 0);
47        pll_lock                                : in    std_logic_vector ( 3 downto 0);
48        dwrite_enable_in                : in    std_logic;
49        denable_enable_in               : in    std_logic;
50
51-- EVT HEADER - part 2  --> FTM trigger informaton, comes in late ...
52-- during EVT header wrinting, this field is left out ... and only written into event header,
53-- when the DRS chip were read out already.
54        FTM_RS485_ready                 : in    std_logic;
55        FTM_trigger_info                : in    std_logic_vector (55 downto 0); --7 byte
56        FTM_receiver_status : in std_logic;
57
58-- EVT HEADER - part 3
59        fad_event_counter               : in    std_logic_vector (31 downto 0);
60        refclk_counter                  : in    std_logic_vector (11 downto 0);
61        refclk_too_high                 : in    std_logic;
62        refclk_too_low                  : in    std_logic;
63
64-- EVT HEADER - part 4
65        board_id                                : in    std_logic_vector (3 downto 0);
66        crate_id                                : in    std_logic_vector (1 downto 0);
67        DCM_PS_status                   : in    std_logic_vector (7 downto 0);
68        DCM_locked_status               : in    std_logic;
69        DCM_ready_status                : in    std_logic;
70        SPI_SCLK_enable_status  : in    std_logic;
71        TRG_GEN_div                             : in    std_logic_vector (15 downto 0);
72
73-- EVT HEADER - part 5
74        dna                                             : in    std_logic_vector (63 downto 0);
75
76-- EVT HEADER - part 6
77        timer_value                             : in    std_logic_vector (31 downto 0); -- time in units of 100us
78
79        trigger                                 : in    std_logic;
80       
81        adc_data_array                  : in    adc_data_array_type;
82        adc_output_enable_inverted                                      : out   std_logic := '1';
83        adc_clk_en                              : out   std_logic := '0';
84        adc_otr                                 : in    std_logic_vector (3 downto 0);
85        drs_channel_id                  : out   std_logic_vector (3 downto 0) := (others => '0');
86
87--drs_dwrite : out std_logic := '1';
88        drs_readout_ready               : out   std_logic := '0';
89        drs_readout_ready_ack   : in    std_logic;
90        drs_clk_en                              : out   std_logic := '0';
91        start_read_drs_stop_cell: out   std_logic := '0';
92
93        drs_srin_write_8b               : out   std_logic := '0';
94        drs_srin_write_ack              : in    std_logic;
95        drs_srin_data                   : out   std_logic_vector (7 downto 0) := (others => '0');
96        drs_srin_write_ready    : in    std_logic;
97
98        drs_read_s_cell_ready   : in    std_logic;
99        drs_s_cell_array                : in    drs_s_cell_array_type;
100
101        drs_readout_started             : out   std_logic := '0';
102        trigger_veto : out std_logic := '1'
103);
104end data_generator ;
105
106architecture Behavioral of data_generator is
107
108type state_generate_type is (
109        CONFIG,         -- IDLE branches into this state, if needed.
110        CONFIG_DRS_01,                  -- these four states configure the DRS shift registers,
111        CONFIG_DRS_02,                  -- the make great use of the drs_pulser entity.
112        CONFIG_DRS_03,                  -- maybe they should be moved into the drs_pulser entity.
113        WAIT_FOR_DRS_CONFIG_READY,
114
115        IDLE,
116        WRITE_HEADER, WRITE_FTM_INFO, WRITE_EVENTCOUNTER_AND_REFCLK_COUNTER, WRITE_BOARD_ID,
117        WRITE_DNA, WRITE_TIMER, WRITE_TEMPERATURES, 
118        WRITE_DAC1, WRITE_DAC2,
119        WAIT_FOR_STOP_CELL,
120        START_DRS_READING,
121        WRITE_CHANNEL_ID, WRITE_START_CELL, WRITE_ROI, WRITE_FILLING,
122        WAIT_FOR_ADC, WRITE_ADC_DATA,
123        WAIT_FOR_EXTERNAL_TRIGGER_READY, WRITE_EXTERNAL_TRIGGER,
124        WRITE_END_FLAG,
125        WRITE_DATA_END, WRITE_DATA_END_WAIT,
126        WRITE_DATA_STOP, WRITE_DATA_STOP1
127);
128
129-- configuration stuff:
130                -- this flag is set, when ever a rising edge on 'config_start' is detected.
131                -- this flag is cleared only, when a configuration was successfully processed
132signal config_start_sig : std_logic := '0';
133
134
135signal state_generate : state_generate_type := CONFIG;
136signal start_addr : std_logic_vector (RAM_ADDR_WIDTH-1 downto 0) := (others => '0');
137
138signal data_cntr : integer  range 0 to 1024 := 0;
139signal addr_cntr : integer range 0 to RAM_SIZE_64B := 0;    -- counts 64 bit words
140signal channel_id : integer range 0 to 9 := 0;
141signal adc_wait_cnt : integer range 0 to 7 := 0;
142
143signal trigger_sr :std_logic_vector(1 downto 0) := "00";
144signal ram_write_ea_flag : std_logic := '0';
145signal new_config_int : std_logic := '0';
146
147-- internal signal: to be sampled once and used instead of inputs!
148signal roi_max_int : roi_max_type;
149signal package_length_sig : std_logic_vector (15 downto 0);
150signal sig_drs_readout_started : std_logic := '0';
151
152signal FTM_trigger_info_local_copy : std_logic_vector (55 downto 0) := (others => '0'); --7 byte
153
154-- self configuration signals:
155signal internal_roi_array : roi_array_type;
156signal internal_roi_max : roi_max_type;
157
158begin
159drs_readout_started <= sig_drs_readout_started;
160generate_data : process (clk)
161begin
162        if rising_edge (clk) then
163
164                if (config_start = '1') then
165                        config_start_sig <= '1';
166                        config_done <= '0';
167                end if;
168                trigger_sr <= trigger_sr(0) & trigger; --synching in of asynchrounous trigger signal.
169                addr_out <= start_addr + conv_std_logic_vector(addr_cntr, RAM_ADDR_WIDTH);
170               
171                case state_generate is
172               
173               
174                when CONFIG =>
175                        internal_roi_array <= roi_array;
176                        package_length_sig <= package_length;
177                        internal_roi_max <= roi_max;
178                        state_generate <= CONFIG_DRS_01;
179                -- configure DRS
180                -- all this might be done in the drs_pulser entity
181                when CONFIG_DRS_01 =>                                                   -- BEGIN CONFIG DRS
182                        drs_channel_id <= DRS_WRITE_SHIFT_REG;
183                        drs_srin_data <= "11111111";
184                        drs_srin_write_8b <= '1';
185                        if (drs_srin_write_ack = '1') then
186                                drs_srin_write_8b <= '0';
187                                state_generate <= CONFIG_DRS_02;
188                        end if;
189                when CONFIG_DRS_02 =>
190                        if (drs_srin_write_ready = '1') then
191                                state_generate <= CONFIG_DRS_03;
192                        end if;
193                when CONFIG_DRS_03 =>
194                        drs_channel_id <= DRS_WRITE_CONFIG_REG;
195                        drs_srin_data <= "11111111";
196                        drs_srin_write_8b <= '1';
197                        if (drs_srin_write_ack = '1') then
198                                drs_srin_write_8b <= '0';
199                                state_generate <= WAIT_FOR_DRS_CONFIG_READY;
200                        end if;
201                       
202                -- last state of CONFIG:
203                        -- here the input roi_max is sampled
204                        -- all other interesting input signals should be sampled here as well!
205                when WAIT_FOR_DRS_CONFIG_READY =>                                                       -- END OF CONFIG
206                        if (drs_srin_write_ready = '1') then
207                                drs_channel_id <= DRS_ADDR_IDLE; -- to make sure not to write accidentally into DRS shift registers
208                                roi_max_int <= internal_roi_max;
209                                config_done <= '1';
210                                state_generate <= IDLE;
211                        end if;
212                        -- end configure DRS
213               
214
215                when IDLE =>
216                        state_generate <= IDLE;
217                        trigger_veto <= '0';
218                        if (config_start_sig = '1') then
219                                config_start_sig <= '0';
220                                state_generate <= CONFIG;
221                        end if;
222                       
223                        if (ram_write_ea = '1' and trigger_sr = "01") then
224                                sig_drs_readout_started <= '1'; -- is set to '0' in next state ... just a pulse.
225                                trigger_veto <= '1';
226                                start_read_drs_stop_cell <= '1';
227                                adc_output_enable_inverted <= '0';
228                                -- at this moment the ADC ist beeing clocked.
229                                -- this is not the start of the readout.
230                                -- the DRS needs to be clocked as well.
231                                adc_clk_en <= '1';
232                                start_addr <= ram_start_addr;
233                                state_generate <= WRITE_HEADER;
234                        end if;
235
236                       
237                when WRITE_HEADER =>
238                        sig_drs_readout_started <= '0'; -- is set to '1' in state IDLE
239                        dataRAM_write_ea_o <= "1";
240                        data_out <= 
241                                -- the first word contains a lot of single status bits.
242                                        pll_lock &                              -- 4 bits
243                                        denable_enable_in &     -- 1 bit
244                                        dwrite_enable_in &      -- 1 bit
245                                        refclk_too_high &               -- 1 bit
246                                        refclk_too_low &                -- 1 bit
247                                        DCM_locked_status &     -- 1 bit
248                                        DCM_ready_status &              -- 1 bit
249                                        SPI_SCLK_enable_status &-- 1 bit
250                                        conv_std_logic_vector(0,5) &
251                                PACKAGE_VERSION & PACKAGE_SUB_VERSION & 
252                                package_length_sig & 
253                                X"FB01";
254                        addr_cntr <= addr_cntr + 1; 
255                        state_generate <= WRITE_FTM_INFO;
256                                       
257                when WRITE_FTM_INFO =>
258                        -- THIS is just a dummy STATE just to make reading easier.
259                        -- at this point normally the FTM RS485 data would be written .. but we do not know it
260                        -- so here we do not write the FTM info ... just jump over it.
261                        addr_cntr <= addr_cntr + 1; 
262                        state_generate <= WRITE_EVENTCOUNTER_AND_REFCLK_COUNTER;
263                                       
264                when WRITE_EVENTCOUNTER_AND_REFCLK_COUNTER =>
265                        data_out <= 
266                                        "0000" & refclk_counter & 
267                                        X"0000" &
268                                        fad_event_counter(15 downto 0) & 
269                                        fad_event_counter(31 downto 16) ;
270                        addr_cntr <= addr_cntr + 1;
271                        state_generate <= WRITE_BOARD_ID;
272                       
273                when WRITE_BOARD_ID =>     
274                        data_out <= TRG_GEN_div &                                                       -- this is a kind of prescaler for the continouus trigger generator
275                                                X"0000" &                                                               -- this might be the number of soft triggers beeing generated in a 'burst' not implemented yet
276                                                X"00" & DCM_PS_status &                                 -- number of steps, the phase shifter was shifted...
277                                                "000000" & crate_id & "0000" & board_id;                        -- position of the board inside the camera
278                        addr_cntr <= addr_cntr + 1;
279                        state_generate <= WRITE_DNA;
280
281                when WRITE_DNA =>
282                        data_out <=                             
283                                dna(55 downto 48) & dna(63 downto 56) &
284                                dna(39 downto 32) & dna(47 downto 40) &
285                                dna(23 downto 16) & dna(31 downto 24) &
286                                dna(7 downto 0) & dna(15 downto 8);
287                        addr_cntr <= addr_cntr + 1;
288                        state_generate <= WRITE_TIMER;
289
290                when WRITE_TIMER =>
291                        data_out <= 
292                                X"0000" &               -- 2times 16bit reserved for additional status info
293                                X"0000" & 
294                                timer_value(15 downto 0) &
295                                timer_value(31 downto 16);
296                        addr_cntr <= addr_cntr + 1;
297                        state_generate <= WRITE_TEMPERATURES;
298
299                -- DANGER: thist state can wait endlessly, if somethings wrong.
300                when WRITE_TEMPERATURES =>     -- temperatures
301                        if (sensor_ready = '1') then
302                                data_out <= conv_std_logic_vector (sensor_array (3), 16) &
303                                                        conv_std_logic_vector (sensor_array (2), 16) &
304                                                        conv_std_logic_vector (sensor_array (1), 16) &
305                                                        conv_std_logic_vector (sensor_array (0), 16);
306                                addr_cntr <= addr_cntr + 1;
307                                state_generate <= WRITE_DAC1;
308                        end if;
309
310                when WRITE_DAC1 =>
311                        data_out <= conv_std_logic_vector (dac_array (3), 16) &
312                                                conv_std_logic_vector (dac_array (2), 16) &
313                                                conv_std_logic_vector (dac_array (1), 16) &
314                                                conv_std_logic_vector (dac_array (0), 16);
315                        addr_cntr <= addr_cntr + 1;
316                        state_generate <= WRITE_DAC2;
317                when WRITE_DAC2 =>
318                        data_out <= conv_std_logic_vector (dac_array (7), 16) &
319                                                conv_std_logic_vector (dac_array (6), 16) &
320                                                conv_std_logic_vector (dac_array (5), 16) &
321                                                conv_std_logic_vector (dac_array (4), 16);
322                        addr_cntr <= addr_cntr + 1;
323                        state_generate <= WAIT_FOR_STOP_CELL;
324
325                when WAIT_FOR_STOP_CELL =>
326                        start_read_drs_stop_cell <= '0';
327                        if (drs_read_s_cell_ready = '1') then
328                                state_generate <= START_DRS_READING;
329                        end if;
330
331                when START_DRS_READING =>
332                        --drs channel number
333                        drs_channel_id <= conv_std_logic_vector (channel_id, 4);
334                       
335                        --adc_output_enable_inverted <= '0'; -- nur für Emulator ??????????????????
336                        -- this has been done earlier already ... why does it need to be repeated?
337
338                        --starte drs-clocking
339                        -- this is an interesting point:
340                                -- here the DRS clock starts to tick. but only some states later
341                                -- the ADC data is actually read out.
342                                -- the reason is, that the ADC has a latency of 7 clock cycles, which means,
343                                -- when the next rising edge of the DRS clock is produced.
344                                -- an analog value is put out.
345                                -- when the next rising edge of the ADC clock is produced.
346                                -- this very analog value is sampled.
347                                -- but only seven clock ticks later, the degital result is available.
348                                -- from that point on, every clock tick produces a valid digital result.
349                        drs_clk_en <= '1';
350                        adc_wait_cnt <= 0;
351                        state_generate <= WRITE_CHANNEL_ID;
352
353                when WRITE_CHANNEL_ID =>    -- write DRS and Channel IDs
354                        data_out <=             conv_std_logic_vector(3,12) & conv_std_logic_vector(channel_id,4) &
355                                                        conv_std_logic_vector(2,12) & conv_std_logic_vector(channel_id,4) &
356                                                        conv_std_logic_vector(1,12) & conv_std_logic_vector(channel_id,4) &
357                                                        conv_std_logic_vector(0,12) & conv_std_logic_vector(channel_id,4);
358                        addr_cntr <= addr_cntr + 1;
359                        state_generate <= WRITE_START_CELL;
360                when WRITE_START_CELL =>    -- write start cells
361                        data_out <=     "000000" & drs_s_cell_array (3) &
362                                                        "000000" & drs_s_cell_array (2) &
363                                                        "000000" & drs_s_cell_array (1) &
364                                                        "000000" & drs_s_cell_array (0); 
365                        addr_cntr <= addr_cntr + 1;
366                        state_generate <= WRITE_ROI;
367               
368                when WRITE_ROI =>    -- write ROI
369                        data_out <=     "00000" & conv_std_logic_vector (internal_roi_array((3) * 9 + channel_id), 11) &
370                                                "00000" & conv_std_logic_vector (internal_roi_array((2) * 9 + channel_id), 11) &
371                                                "00000" & conv_std_logic_vector (internal_roi_array((1) * 9 + channel_id), 11) &
372                                                "00000" & conv_std_logic_vector (internal_roi_array((0) * 9 + channel_id), 11);
373                        addr_cntr <= addr_cntr + 1;
374                        state_generate <= WRITE_FILLING;
375
376                when WRITE_FILLING =>    -- write FILLING
377                        data_out <= conv_std_logic_vector(0,64); -- filling
378                        addr_cntr <= addr_cntr + 1;
379                        state_generate <= WAIT_FOR_ADC;
380
381                when WAIT_FOR_ADC =>
382                -- !!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!
383                        if (adc_wait_cnt < 4 ) then -- anpassen!!!! -- 3 für Simulation, 4 für FPGA???
384                                adc_wait_cnt <= adc_wait_cnt + 1;
385                        else
386                                state_generate <= WRITE_ADC_DATA;
387                        end if;
388                when WRITE_ADC_DATA =>
389                        if (data_cntr < roi_max_int (channel_id)) then
390                                data_out <= adc_data_array(3)(7 downto 0) & "000" & adc_otr(3) & adc_data_array(3)(11 downto 8) &
391          adc_data_array(2)(7 downto 0) & "000" & adc_otr(2) & adc_data_array(2)(11 downto 8) &
392          adc_data_array(1)(7 downto 0) & "000" & adc_otr(1) & adc_data_array(1)(11 downto 8) &
393          adc_data_array(0)(7 downto 0) & "000" & adc_otr(0) & adc_data_array(0)(11 downto 8) ;
394
395                                addr_cntr <= addr_cntr + 1;
396                                state_generate <= WRITE_ADC_DATA;
397                                data_cntr <= data_cntr + 1;
398                        else
399                                drs_clk_en <= '0';
400                                --adc_output_enable_inverted <= '1'; -- nur für Emulator
401                                if (channel_id = 8) then
402                                        state_generate <= WAIT_FOR_EXTERNAL_TRIGGER_READY;
403                                        adc_output_enable_inverted <= '1';
404                                        -- switch off ADC_CLK
405                                        adc_clk_en <= '0';
406                                else
407                                        channel_id <= channel_id + 1;     -- increment channel_id
408                                        state_generate <= START_DRS_READING;
409                                        data_cntr <= 0;
410                                end if;
411                        end if;
412               
413                when WAIT_FOR_EXTERNAL_TRIGGER_READY =>
414                        state_generate <= WAIT_FOR_EXTERNAL_TRIGGER_READY;
415                        if (FTM_RS485_ready = '1') then
416                                --make local copy and proceed
417                                FTM_trigger_info_local_copy <= FTM_trigger_info;
418                                state_generate <= WRITE_EXTERNAL_TRIGGER;
419                        end if;
420               
421               
422                when WRITE_EXTERNAL_TRIGGER =>    -- external trigger ID
423                        addr_out <= start_addr + conv_std_logic_vector(1, RAM_ADDR_WIDTH);
424                        data_out <=     FTM_trigger_info_local_copy(15 downto 0) &
425                                                FTM_trigger_info_local_copy(31 downto 16) &
426                                                FTM_trigger_info_local_copy(47 downto 32) &
427                                                "0000000"& FTM_receiver_status & FTM_trigger_info_local_copy(55 downto 48);
428                        state_generate <= WRITE_END_FLAG;
429
430                when WRITE_END_FLAG =>
431                        data_out <= conv_std_logic_vector(0, 32) & X"04FE" & X"4242";
432                        addr_cntr <= addr_cntr + 1;
433                        state_generate <= WRITE_DATA_END;
434                when WRITE_DATA_END =>
435                        dataRAM_write_ea_o <= "0";
436                                --information to: memory manager.
437                                -- one Event was completely written into dataRAM.
438                        ram_write_ready <= '1';                                 
439                        state_generate <= WRITE_DATA_END_WAIT;
440                when WRITE_DATA_END_WAIT =>
441                        -- check if memory manager received the formaer information.
442                        -- go on to next state.
443                        if (ram_write_ready_ack = '1') then
444                                state_generate <= WRITE_DATA_STOP;
445                                ram_write_ready <= '0';
446                        end if;
447                when WRITE_DATA_STOP =>
448                        if (ram_write_ready_ack = '0') then
449                                drs_readout_ready <= '1';                       --info to: trigger manager.
450                                data_cntr <= 0;
451                                addr_cntr <= 0;
452                                channel_id <= 0;
453                                state_generate <= WRITE_DATA_STOP1;
454                        end if;
455                when WRITE_DATA_STOP1 =>
456                        if (drs_readout_ready_ack = '1') then
457                                drs_readout_ready <= '0';
458                                state_generate <= IDLE;
459                        end if;
460                when others =>
461                        null;
462                end case; -- state_generate
463        end if; -- rising_edge (clk)
464end process generate_data;
465end Behavioral;
Note: See TracBrowser for help on using the repository browser.