source: firmware/FAD/FACT_FAD_20MHz_VAR_PS/FACT_FAD_lib/hdl/data_generator.vhd @ 10500

Last change on this file since 10500 was 10500, checked in by neise, 9 years ago
- FAD internal trigger ID reset is possible - with 0x"2A" - runnumber will be written into EVent header (32bit) default is zero.
File size: 16.5 KB
Line 
1--
2-- VHDL Architecture FACT_FAD_lib.data_generator.beha
3--
4-- Created:
5--          by - FPGA_Developer.UNKNOWN (EEPC8)
6--          at - 14:36:14 10.02.2010
7--
8-- using Mentor Graphics HDL Designer(TM) 2008.1 (Build 17)
9
10library IEEE;
11use IEEE.STD_LOGIC_1164.ALL;
12use IEEE.STD_LOGIC_ARITH.ALL;
13use IEEE.STD_LOGIC_UNSIGNED.ALL;
14library fact_fad_lib;
15use fact_fad_lib.fad_definitions.all;
16
17-- -- Uncomment the following library declaration if instantiating
18-- -- any Xilinx primitives in this code.
19-- library UNISIM;
20-- use UNISIM.VComponents.all;
21
22entity data_generator is
23generic(
24        RAM_ADDR_WIDTH : integer := 12
25);
26port( 
27        clk                                             : in    std_logic;                                      -- CLK_25.
28        data_out                                : out   std_logic_vector (63 downto 0);
29        addr_out                                : out   std_logic_vector (RAM_ADDR_WIDTH-1 downto 0);
30        dataRAM_write_ea_o              : out   std_logic_vector (0 downto 0) := "0";
31        ram_start_addr                  : in    std_logic_vector (RAM_ADDR_WIDTH-1 downto 0);
32        ram_write_ea                    : in    std_logic;
33        ram_write_ready                 : out   std_logic := '0';
34        ram_write_ready_ack             : IN    std_logic;
35       
36        roi_array                               : in    roi_array_type;
37        roi_max                                 : in    roi_max_type;
38        sensor_array                    : in    sensor_array_type;
39        sensor_ready                    : in    std_logic;
40        dac_array                               : in    dac_array_type;
41       
42        config_start                    : in    std_logic;
43        config_done                             : out   std_logic := '0';
44       
45-- EVT HEADER - part 1
46        package_length                  : in    std_logic_vector (15 downto 0);
47        pll_lock                                : in    std_logic_vector ( 3 downto 0);
48        dwrite_enable_in                : in    std_logic;
49        denable_enable_in               : in    std_logic;
50
51-- EVT HEADER - part 2  --> FTM trigger informaton, comes in late ...
52-- during EVT header wrinting, this field is left out ... and only written into event header,
53-- when the DRS chip were read out already.
54        FTM_RS485_ready                 : in    std_logic;
55        FTM_trigger_info                : in    std_logic_vector (55 downto 0); --7 byte
56        FTM_receiver_status : in std_logic;
57
58-- EVT HEADER - part 3
59        fad_event_counter               : in    std_logic_vector (31 downto 0);
60        refclk_counter                  : in    std_logic_vector (11 downto 0);
61        refclk_too_high                 : in    std_logic;
62        refclk_too_low                  : in    std_logic;
63
64-- EVT HEADER - part 4
65        board_id                                : in    std_logic_vector (3 downto 0);
66        crate_id                                : in    std_logic_vector (1 downto 0);
67        DCM_PS_status                   : in    std_logic_vector (7 downto 0);
68        DCM_locked_status               : in    std_logic;
69        DCM_ready_status                : in    std_logic;
70        SPI_SCLK_enable_status  : in    std_logic;
71        TRG_GEN_div                             : in    std_logic_vector (15 downto 0);
72
73-- EVT HEADER - part 5
74        dna                                             : in    std_logic_vector (63 downto 0);
75
76-- EVT HEADER - part 6
77        runnumber                               : in    std_logic_vector (31 downto 0); 
78        timer_value                             : in    std_logic_vector (31 downto 0); -- time in units of 100us
79
80        trigger                                 : in    std_logic;
81       
82        adc_data_array                  : in    adc_data_array_type;
83        adc_output_enable_inverted                                      : out   std_logic := '1';
84        adc_clk_en                              : out   std_logic := '0';
85        adc_otr                                 : in    std_logic_vector (3 downto 0);
86        drs_channel_id                  : out   std_logic_vector (3 downto 0) := (others => '0');
87
88--drs_dwrite : out std_logic := '1';
89        drs_readout_ready               : out   std_logic := '0';
90        drs_readout_ready_ack   : in    std_logic;
91        drs_clk_en                              : out   std_logic := '0';
92        start_read_drs_stop_cell: out   std_logic := '0';
93
94        drs_srin_write_8b               : out   std_logic := '0';
95        drs_srin_write_ack              : in    std_logic;
96        drs_srin_data                   : out   std_logic_vector (7 downto 0) := (others => '0');
97        drs_srin_write_ready    : in    std_logic;
98
99        drs_read_s_cell_ready   : in    std_logic;
100        drs_s_cell_array                : in    drs_s_cell_array_type;
101
102        drs_readout_started             : out   std_logic := '0';
103        trigger_veto : out std_logic := '1'
104);
105end data_generator ;
106
107architecture Behavioral of data_generator is
108
109type state_generate_type is (
110        CONFIG,         -- IDLE branches into this state, if needed.
111        CONFIG_DRS_01,                  -- these four states configure the DRS shift registers,
112        CONFIG_DRS_02,                  -- the make great use of the drs_pulser entity.
113        CONFIG_DRS_03,                  -- maybe they should be moved into the drs_pulser entity.
114        WAIT_FOR_DRS_CONFIG_READY,
115
116        IDLE,
117        WRITE_HEADER, WRITE_FTM_INFO, WRITE_EVENTCOUNTER_AND_REFCLK_COUNTER, WRITE_BOARD_ID,
118        WRITE_DNA, WRITE_TIMER, WRITE_TEMPERATURES, 
119        WRITE_DAC1, WRITE_DAC2,
120        WAIT_FOR_STOP_CELL,
121        START_DRS_READING,
122        WRITE_CHANNEL_ID, WRITE_START_CELL, WRITE_ROI, WRITE_FILLING,
123        WAIT_FOR_ADC, WRITE_ADC_DATA,
124        WAIT_FOR_EXTERNAL_TRIGGER_READY, WRITE_EXTERNAL_TRIGGER,
125        WRITE_END_FLAG,
126        WRITE_DATA_END, WRITE_DATA_END_WAIT,
127        WRITE_DATA_STOP, WRITE_DATA_STOP1
128);
129
130-- configuration stuff:
131                -- this flag is set, when ever a rising edge on 'config_start' is detected.
132                -- this flag is cleared only, when a configuration was successfully processed
133signal config_start_sig : std_logic := '0';
134
135
136signal state_generate : state_generate_type := CONFIG;
137signal start_addr : std_logic_vector (RAM_ADDR_WIDTH-1 downto 0) := (others => '0');
138
139signal data_cntr : integer  range 0 to 1024 := 0;
140signal addr_cntr : integer range 0 to RAM_SIZE_64B := 0;    -- counts 64 bit words
141signal channel_id : integer range 0 to 9 := 0;
142signal adc_wait_cnt : integer range 0 to 7 := 0;
143
144signal trigger_sr :std_logic_vector(1 downto 0) := "00";
145signal ram_write_ea_flag : std_logic := '0';
146signal new_config_int : std_logic := '0';
147
148-- internal signal: to be sampled once and used instead of inputs!
149signal roi_max_int : roi_max_type;
150signal package_length_sig : std_logic_vector (15 downto 0);
151signal sig_drs_readout_started : std_logic := '0';
152
153signal FTM_trigger_info_local_copy : std_logic_vector (55 downto 0) := (others => '0'); --7 byte
154signal runnumber_local_copy : std_logic_vector (31 downto 0);
155
156-- self configuration signals:
157signal internal_roi_array : roi_array_type;
158signal internal_roi_max : roi_max_type;
159
160begin
161drs_readout_started <= sig_drs_readout_started;
162generate_data : process (clk)
163begin
164        if rising_edge (clk) then
165
166                if (config_start = '1') then
167                        config_start_sig <= '1';
168                        config_done <= '0';
169                end if;
170                trigger_sr <= trigger_sr(0) & trigger; --synching in of asynchrounous trigger signal.
171                addr_out <= start_addr + conv_std_logic_vector(addr_cntr, RAM_ADDR_WIDTH);
172               
173                case state_generate is
174               
175               
176                when CONFIG =>
177                        internal_roi_array <= roi_array;
178                        package_length_sig <= package_length;
179                        internal_roi_max <= roi_max;
180                        state_generate <= CONFIG_DRS_01;
181                -- configure DRS
182                -- all this might be done in the drs_pulser entity
183                when CONFIG_DRS_01 =>                                                   -- BEGIN CONFIG DRS
184                        drs_channel_id <= DRS_WRITE_SHIFT_REG;
185                        drs_srin_data <= "11111111";
186                        drs_srin_write_8b <= '1';
187                        if (drs_srin_write_ack = '1') then
188                                drs_srin_write_8b <= '0';
189                                state_generate <= CONFIG_DRS_02;
190                        end if;
191                when CONFIG_DRS_02 =>
192                        if (drs_srin_write_ready = '1') then
193                                state_generate <= CONFIG_DRS_03;
194                        end if;
195                when CONFIG_DRS_03 =>
196                        drs_channel_id <= DRS_WRITE_CONFIG_REG;
197                        drs_srin_data <= "11111111";
198                        drs_srin_write_8b <= '1';
199                        if (drs_srin_write_ack = '1') then
200                                drs_srin_write_8b <= '0';
201                                state_generate <= WAIT_FOR_DRS_CONFIG_READY;
202                        end if;
203                       
204                -- last state of CONFIG:
205                        -- here the input roi_max is sampled
206                        -- all other interesting input signals should be sampled here as well!
207                when WAIT_FOR_DRS_CONFIG_READY =>                                                       -- END OF CONFIG
208                        if (drs_srin_write_ready = '1') then
209                                drs_channel_id <= DRS_ADDR_IDLE; -- to make sure not to write accidentally into DRS shift registers
210                                roi_max_int <= internal_roi_max;
211                                config_done <= '1';
212                                state_generate <= IDLE;
213                        end if;
214                        -- end configure DRS
215               
216
217                when IDLE =>
218                        state_generate <= IDLE;
219                        trigger_veto <= '0';
220                        if (config_start_sig = '1') then
221                                config_start_sig <= '0';
222                                state_generate <= CONFIG;
223                        end if;
224                       
225                        if (ram_write_ea = '1' and trigger_sr = "01") then
226                                sig_drs_readout_started <= '1'; -- is set to '0' in next state ... just a pulse.
227                                runnumber_local_copy <= runnumber;
228                                trigger_veto <= '1';
229                                start_read_drs_stop_cell <= '1';
230                                adc_output_enable_inverted <= '0';
231                                -- at this moment the ADC ist beeing clocked.
232                                -- this is not the start of the readout.
233                                -- the DRS needs to be clocked as well.
234                                adc_clk_en <= '1';
235                                start_addr <= ram_start_addr;
236                                state_generate <= WRITE_HEADER;
237                        end if;
238
239                       
240                when WRITE_HEADER =>
241                        sig_drs_readout_started <= '0'; -- is set to '1' in state IDLE
242                        dataRAM_write_ea_o <= "1";
243                        data_out <= 
244                                -- the first word contains a lot of single status bits.
245                                        pll_lock &                              -- 4 bits
246                                        denable_enable_in &     -- 1 bit
247                                        dwrite_enable_in &      -- 1 bit
248                                        refclk_too_high &               -- 1 bit
249                                        refclk_too_low &                -- 1 bit
250                                        DCM_locked_status &     -- 1 bit
251                                        DCM_ready_status &              -- 1 bit
252                                        SPI_SCLK_enable_status &-- 1 bit
253                                        conv_std_logic_vector(0,5) &
254                                PACKAGE_VERSION & PACKAGE_SUB_VERSION & 
255                                package_length_sig & 
256                                X"FB01";
257                        addr_cntr <= addr_cntr + 1; 
258                        state_generate <= WRITE_FTM_INFO;
259                                       
260                when WRITE_FTM_INFO =>
261                        -- THIS is just a dummy STATE just to make reading easier.
262                        -- at this point normally the FTM RS485 data would be written .. but we do not know it
263                        -- so here we do not write the FTM info ... just jump over it.
264                        addr_cntr <= addr_cntr + 1; 
265                        state_generate <= WRITE_EVENTCOUNTER_AND_REFCLK_COUNTER;
266                                       
267                when WRITE_EVENTCOUNTER_AND_REFCLK_COUNTER =>
268                        data_out <= 
269                                        "0000" & refclk_counter & 
270                                        X"0000" &
271                                        fad_event_counter(15 downto 0) & 
272                                        fad_event_counter(31 downto 16) ;
273                        addr_cntr <= addr_cntr + 1;
274                        state_generate <= WRITE_BOARD_ID;
275                       
276                when WRITE_BOARD_ID =>     
277                        data_out <= TRG_GEN_div &                                                       -- this is a kind of prescaler for the continouus trigger generator
278                                                X"0000" &                                                               -- this might be the number of soft triggers beeing generated in a 'burst' not implemented yet
279                                                X"00" & DCM_PS_status &                                 -- number of steps, the phase shifter was shifted...
280                                                "000000" & crate_id & "0000" & board_id;                        -- position of the board inside the camera
281                        addr_cntr <= addr_cntr + 1;
282                        state_generate <= WRITE_DNA;
283
284                when WRITE_DNA =>
285                        data_out <=                             
286                                dna(55 downto 48) & dna(63 downto 56) &
287                                dna(39 downto 32) & dna(47 downto 40) &
288                                dna(23 downto 16) & dna(31 downto 24) &
289                                dna(7 downto 0) & dna(15 downto 8);
290                        addr_cntr <= addr_cntr + 1;
291                        state_generate <= WRITE_TIMER;
292
293                when WRITE_TIMER =>
294                        data_out <= 
295                                runnumber_local_copy(15 downto 0) &             -- 2times 16bit reserved for additional status info
296                                runnumber_local_copy(31 downto 16) & 
297                                timer_value(15 downto 0) &
298                                timer_value(31 downto 16);
299                        addr_cntr <= addr_cntr + 1;
300                        state_generate <= WRITE_TEMPERATURES;
301
302                -- DANGER: thist state can wait endlessly, if somethings wrong.
303                when WRITE_TEMPERATURES =>     -- temperatures
304                        if (sensor_ready = '1') then
305                                data_out <= conv_std_logic_vector (sensor_array (3), 16) &
306                                                        conv_std_logic_vector (sensor_array (2), 16) &
307                                                        conv_std_logic_vector (sensor_array (1), 16) &
308                                                        conv_std_logic_vector (sensor_array (0), 16);
309                                addr_cntr <= addr_cntr + 1;
310                                state_generate <= WRITE_DAC1;
311                        end if;
312
313                when WRITE_DAC1 =>
314                        data_out <= conv_std_logic_vector (dac_array (3), 16) &
315                                                conv_std_logic_vector (dac_array (2), 16) &
316                                                conv_std_logic_vector (dac_array (1), 16) &
317                                                conv_std_logic_vector (dac_array (0), 16);
318                        addr_cntr <= addr_cntr + 1;
319                        state_generate <= WRITE_DAC2;
320                when WRITE_DAC2 =>
321                        data_out <= conv_std_logic_vector (dac_array (7), 16) &
322                                                conv_std_logic_vector (dac_array (6), 16) &
323                                                conv_std_logic_vector (dac_array (5), 16) &
324                                                conv_std_logic_vector (dac_array (4), 16);
325                        addr_cntr <= addr_cntr + 1;
326                        state_generate <= WAIT_FOR_STOP_CELL;
327
328                when WAIT_FOR_STOP_CELL =>
329                        start_read_drs_stop_cell <= '0';
330                        if (drs_read_s_cell_ready = '1') then
331                                state_generate <= START_DRS_READING;
332                        end if;
333
334                when START_DRS_READING =>
335                        --drs channel number
336                        drs_channel_id <= conv_std_logic_vector (channel_id, 4);
337                       
338                        --adc_output_enable_inverted <= '0'; -- nur für Emulator ??????????????????
339                        -- this has been done earlier already ... why does it need to be repeated?
340
341                        --starte drs-clocking
342                        -- this is an interesting point:
343                                -- here the DRS clock starts to tick. but only some states later
344                                -- the ADC data is actually read out.
345                                -- the reason is, that the ADC has a latency of 7 clock cycles, which means,
346                                -- when the next rising edge of the DRS clock is produced.
347                                -- an analog value is put out.
348                                -- when the next rising edge of the ADC clock is produced.
349                                -- this very analog value is sampled.
350                                -- but only seven clock ticks later, the degital result is available.
351                                -- from that point on, every clock tick produces a valid digital result.
352                        drs_clk_en <= '1';
353                        adc_wait_cnt <= 0;
354                        state_generate <= WRITE_CHANNEL_ID;
355
356                when WRITE_CHANNEL_ID =>    -- write DRS and Channel IDs
357                        data_out <=             conv_std_logic_vector(3,12) & conv_std_logic_vector(channel_id,4) &
358                                                        conv_std_logic_vector(2,12) & conv_std_logic_vector(channel_id,4) &
359                                                        conv_std_logic_vector(1,12) & conv_std_logic_vector(channel_id,4) &
360                                                        conv_std_logic_vector(0,12) & conv_std_logic_vector(channel_id,4);
361                        addr_cntr <= addr_cntr + 1;
362                        state_generate <= WRITE_START_CELL;
363                when WRITE_START_CELL =>    -- write start cells
364                        data_out <=     "000000" & drs_s_cell_array (3) &
365                                                        "000000" & drs_s_cell_array (2) &
366                                                        "000000" & drs_s_cell_array (1) &
367                                                        "000000" & drs_s_cell_array (0); 
368                        addr_cntr <= addr_cntr + 1;
369                        state_generate <= WRITE_ROI;
370               
371                when WRITE_ROI =>    -- write ROI
372                        data_out <=     "00000" & conv_std_logic_vector (internal_roi_array((3) * 9 + channel_id), 11) &
373                                                "00000" & conv_std_logic_vector (internal_roi_array((2) * 9 + channel_id), 11) &
374                                                "00000" & conv_std_logic_vector (internal_roi_array((1) * 9 + channel_id), 11) &
375                                                "00000" & conv_std_logic_vector (internal_roi_array((0) * 9 + channel_id), 11);
376                        addr_cntr <= addr_cntr + 1;
377                        state_generate <= WRITE_FILLING;
378
379                when WRITE_FILLING =>    -- write FILLING
380                        data_out <= conv_std_logic_vector(0,64); -- filling
381                        addr_cntr <= addr_cntr + 1;
382                        state_generate <= WAIT_FOR_ADC;
383
384                when WAIT_FOR_ADC =>
385                -- !!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!
386                        if (adc_wait_cnt < 4 ) then -- anpassen!!!! -- 3 für Simulation, 4 für FPGA???
387                                adc_wait_cnt <= adc_wait_cnt + 1;
388                        else
389                                state_generate <= WRITE_ADC_DATA;
390                        end if;
391                when WRITE_ADC_DATA =>
392                        if (data_cntr < roi_max_int (channel_id)) then
393                                data_out <= adc_data_array(3)(7 downto 0) & "000" & adc_otr(3) & adc_data_array(3)(11 downto 8) &
394          adc_data_array(2)(7 downto 0) & "000" & adc_otr(2) & adc_data_array(2)(11 downto 8) &
395          adc_data_array(1)(7 downto 0) & "000" & adc_otr(1) & adc_data_array(1)(11 downto 8) &
396          adc_data_array(0)(7 downto 0) & "000" & adc_otr(0) & adc_data_array(0)(11 downto 8) ;
397
398                                addr_cntr <= addr_cntr + 1;
399                                state_generate <= WRITE_ADC_DATA;
400                                data_cntr <= data_cntr + 1;
401                        else
402                                drs_clk_en <= '0';
403                                --adc_output_enable_inverted <= '1'; -- nur für Emulator
404                                if (channel_id = 8) then
405                                        state_generate <= WAIT_FOR_EXTERNAL_TRIGGER_READY;
406                                        adc_output_enable_inverted <= '1';
407                                        -- switch off ADC_CLK
408                                        adc_clk_en <= '0';
409                                else
410                                        channel_id <= channel_id + 1;     -- increment channel_id
411                                        state_generate <= START_DRS_READING;
412                                        data_cntr <= 0;
413                                end if;
414                        end if;
415               
416                when WAIT_FOR_EXTERNAL_TRIGGER_READY =>
417                        state_generate <= WAIT_FOR_EXTERNAL_TRIGGER_READY;
418                        if (FTM_RS485_ready = '1') then
419                                --make local copy and proceed
420                                FTM_trigger_info_local_copy <= FTM_trigger_info;
421                                state_generate <= WRITE_EXTERNAL_TRIGGER;
422                        end if;
423               
424               
425                when WRITE_EXTERNAL_TRIGGER =>    -- external trigger ID
426                        addr_out <= start_addr + conv_std_logic_vector(1, RAM_ADDR_WIDTH);
427                        data_out <=     FTM_trigger_info_local_copy(15 downto 0) &
428                                                FTM_trigger_info_local_copy(31 downto 16) &
429                                                FTM_trigger_info_local_copy(47 downto 32) &
430                                                "0000000"& FTM_receiver_status & FTM_trigger_info_local_copy(55 downto 48);
431                        state_generate <= WRITE_END_FLAG;
432
433                when WRITE_END_FLAG =>
434                        data_out <= conv_std_logic_vector(0, 32) & X"04FE" & X"4242";
435                        addr_cntr <= addr_cntr + 1;
436                        state_generate <= WRITE_DATA_END;
437                when WRITE_DATA_END =>
438                        dataRAM_write_ea_o <= "0";
439                                --information to: memory manager.
440                                -- one Event was completely written into dataRAM.
441                        ram_write_ready <= '1';                                 
442                        state_generate <= WRITE_DATA_END_WAIT;
443                when WRITE_DATA_END_WAIT =>
444                        -- check if memory manager received the formaer information.
445                        -- go on to next state.
446                        if (ram_write_ready_ack = '1') then
447                                state_generate <= WRITE_DATA_STOP;
448                                ram_write_ready <= '0';
449                        end if;
450                when WRITE_DATA_STOP =>
451                        if (ram_write_ready_ack = '0') then
452                                drs_readout_ready <= '1';                       --info to: trigger manager.
453                                data_cntr <= 0;
454                                addr_cntr <= 0;
455                                channel_id <= 0;
456                                state_generate <= WRITE_DATA_STOP1;
457                        end if;
458                when WRITE_DATA_STOP1 =>
459                        if (drs_readout_ready_ack = '1') then
460                                drs_readout_ready <= '0';
461                                state_generate <= IDLE;
462                        end if;
463                when others =>
464                        null;
465                end case; -- state_generate
466        end if; -- rising_edge (clk)
467end process generate_data;
468end Behavioral;
Note: See TracBrowser for help on using the repository browser.