source: firmware/FAD/FACT_FAD_20MHz_VAR_PS/FACT_FAD_lib/hdl/drs_pulser_dummy.vhd @ 10072

Last change on this file since 10072 was 10072, checked in by neise, 9 years ago
block to block communication debugged - part 1
File size: 3.7 KB
Line 
1library IEEE;
2use IEEE.STD_LOGIC_1164.ALL;
3use IEEE.STD_LOGIC_ARITH.ALL;
4use IEEE.std_logic_signed.all;
5
6library fact_fad_lib;
7use fact_fad_lib.fad_definitions.all;
8
9
10ENTITY drs_pulser is
11     port (
12         CLK : in std_logic;
13       
14         start_endless_mode : in std_logic;
15         start_read_stop_pos_mode : in std_logic;
16
17         SROUT_in_0 : in std_logic;
18         SROUT_in_1 : in std_logic;
19         SROUT_in_2 : in std_logic;
20         SROUT_in_3 : in std_logic;
21
22         stop_pos : out drs_s_cell_array_type;
23         stop_pos_valid : out std_logic := '0';
24
25         start_srin_write_8b : in std_logic;
26         srin_write_ready : out std_logic := '0';
27         srin_write_ack : out std_logic := '0';
28         srin_data : in std_logic_vector (7 downto 0);
29         SRIN_out : out std_logic := '0';
30
31         RSRLOAD : out std_logic := '0';
32         SRCLK : out std_logic := '0'
33     );
34end drs_pulser;
35
36
37ARCHITECTURE behavior of drs_pulser IS
38
39type state_main_type is (MAIN, SRIN_WRITE_8B, SRIN_WRITE_END, READ_STOP_POS, ENDLESS_MODE);
40signal state_main : state_main_type := MAIN;
41signal stop_pos_cntr, wait_cntr : integer range 0 to 31 := 0;
42
43signal stop_pos_int : drs_s_cell_array_type;
44signal RSRLOAD_EN, SRCLK_EN : std_logic := '0';
45
46signal srin_cntr : integer range 0 to 7 := 1;
47
48begin
49 
50 
51  main_proc: process (clk) begin
52
53    RSRLOAD <= (clk and RSRLOAD_EN);
54    SRCLK <= (clk and SRCLK_EN);
55
56    if rising_edge(clk) then
57      case state_main is
58        when MAIN =>
59          if (start_srin_write_8b = '1') then
60            srin_write_ready <= '0';
61            srin_write_ack <= '1';
62            srin_cntr <= 0;
63            SRCLK_EN <= '1';
64            state_main <= SRIN_WRITE_8B;
65          end if;
66          if (start_read_stop_pos_mode = '1') then
67            RSRLOAD_EN <= '1';
68            stop_pos_valid <= '0';
69            state_main <= READ_STOP_POS;
70          end if;
71          if (start_endless_mode = '1') then
72            RSRLOAD_EN <= '1';
73            state_main <= ENDLESS_MODE;
74          end if;
75       
76        when SRIN_WRITE_8B =>
77          srin_out <= srin_data (7 - srin_cntr);
78          if (srin_cntr = 7) then
79            SRCLK_EN <= '0';
80            state_main <= SRIN_WRITE_END;
81          else
82            srin_cntr <= srin_cntr + 1;
83          end if;
84        when SRIN_WRITE_END =>
85          srin_out <= '0';
86          srin_write_ready <= '1';
87          srin_write_ack <= '0';
88          state_main <= MAIN;
89         
90         
91        when ENDLESS_MODE =>
92          RSRLOAD_EN <= '0';
93          if (wait_cntr = 3) then
94            SRCLK_EN <= '1';
95          else
96            wait_cntr <= wait_cntr + 1;
97          end if;
98          if (start_endless_mode = '0') then
99            SRCLK_EN <= '0';
100            wait_cntr <= 0;
101            state_main <= MAIN;
102          end if;
103         
104        when READ_STOP_POS =>
105          RSRLOAD_EN <= '0';
106          if (stop_pos_cntr = 10) then
107            stop_pos (0) <= stop_pos_int (0);
108            stop_pos (1) <= stop_pos_int (1);
109            stop_pos (2) <= stop_pos_int (2);
110            stop_pos (3) <= stop_pos_int (3);
111            stop_pos_valid <= '1';
112            stop_pos_cntr <= 0;
113            SRCLK_EN <= '0';
114            state_main <= MAIN;
115          else
116            SRCLK_EN <= '1';
117            stop_pos_int (0) <= stop_pos_int (0) (8 downto 0) & SROUT_in_0;
118            stop_pos_int (1) <= stop_pos_int (1) (8 downto 0) & SROUT_in_1;
119            stop_pos_int (2) <= stop_pos_int (2) (8 downto 0) & SROUT_in_2;
120            stop_pos_int (3) <= stop_pos_int (3) (8 downto 0) & SROUT_in_3;
121            stop_pos_cntr <= stop_pos_cntr + 1;
122          end if;
123           
124      end case; -- state_main
125    end if;
126
127  end process main_proc;
128
129end behavior;
Note: See TracBrowser for help on using the repository browser.