source: firmware/FAD/FACT_FAD_20MHz_VAR_PS/FACT_FAD_lib/hdl/fad_board_struct.vhd @ 10957

Last change on this file since 10957 was 10957, checked in by neise, 9 years ago
File size: 13.8 KB
Line 
1-- VHDL Entity FACT_FAD_lib.FAD_Board.symbol
2--
3-- Created:
4--          by - daqct3.UNKNOWN (IHP110)
5--          at - 16:56:38 09.06.2011
6--
7-- Generated by Mentor Graphics' HDL Designer(TM) 2009.1 (Build 12)
8--
9LIBRARY ieee;
10USE ieee.std_logic_1164.all;
11USE ieee.std_logic_arith.all;
12
13ENTITY FAD_Board IS
14   PORT( 
15      A0_D       : IN     std_logic_vector (11 DOWNTO 0);
16      A1_D       : IN     std_logic_vector (11 DOWNTO 0);
17      A2_D       : IN     std_logic_vector (11 DOWNTO 0);
18      A3_D       : IN     std_logic_vector (11 DOWNTO 0);
19      A_OTR      : IN     std_logic_vector (3 DOWNTO 0);
20      D0_SROUT   : IN     std_logic;
21      D1_SROUT   : IN     std_logic;
22      D2_SROUT   : IN     std_logic;
23      D3_SROUT   : IN     std_logic;
24      D_PLLLCK   : IN     std_logic_vector (3 DOWNTO 0);
25      D_T_in     : IN     std_logic_vector (1 DOWNTO 0);
26      LINE       : IN     std_logic_vector ( 5 DOWNTO 0 );
27      REFCLK     : IN     std_logic;
28      RS485_E_DI : IN     std_logic;
29      TRG        : IN     STD_LOGIC;
30      W_INT      : IN     std_logic;
31      X_50M      : IN     STD_LOGIC;
32      A0_T       : OUT    std_logic_vector (7 DOWNTO 0)   := (others => '0');
33      A1_T       : OUT    std_logic_vector (7 DOWNTO 0)   := (OTHERS => '0');
34      AMBER_LED  : OUT    std_logic;
35      A_CLK      : OUT    std_logic_vector (3 DOWNTO 0);
36      DAC_CS     : OUT    std_logic;
37      DENABLE    : OUT    std_logic                       := '0';
38      DSRCLK     : OUT    std_logic_vector (3 DOWNTO 0)   := (others => '0');
39      DWRITE     : OUT    std_logic                       := '0';
40      D_A        : OUT    std_logic_vector (3 DOWNTO 0)   := (others => '0');
41      D_T        : OUT    std_logic_vector (7 DOWNTO 0)   := (OTHERS => '0');
42      D_T2       : OUT    std_logic_vector (1 DOWNTO 0)   := (others => '0');
43      EE_CS      : OUT    std_logic;
44      GREEN_LED  : OUT    std_logic;
45      MOSI       : OUT    std_logic                       := '0';
46      OE_ADC     : OUT    STD_LOGIC;
47      RED_LED    : OUT    std_logic;
48      RS485_C_DE : OUT    std_logic;
49      RS485_C_DO : OUT    std_logic;
50      RS485_C_RE : OUT    std_logic;
51      RS485_E_DE : OUT    std_logic;
52      RS485_E_DO : OUT    std_logic;
53      RS485_E_RE : OUT    std_logic;
54      RSRLOAD    : OUT    std_logic                       := '0';
55      SRIN       : OUT    std_logic                       := '0';
56      S_CLK      : OUT    std_logic;
57      TCS        : OUT    std_logic_vector (3 DOWNTO 0);
58      TRG_V      : OUT    std_logic                       := '0';
59      W_A        : OUT    std_logic_vector (9 DOWNTO 0);
60      W_CS       : OUT    std_logic                       := '1';
61      W_RD       : OUT    std_logic                       := '1';
62      W_RES      : OUT    std_logic                       := '1';
63      W_T        : OUT    std_logic_vector ( 3 DOWNTO 0 ) := (others => '0');
64      W_WR       : OUT    std_logic                       := '1';
65      MISO       : INOUT  std_logic;
66      W_D        : INOUT  std_logic_vector (15 DOWNTO 0)
67   );
68
69-- Declarations
70
71END FAD_Board ;
72
73--
74-- VHDL Architecture FACT_FAD_lib.FAD_Board.struct
75--
76-- Created:
77--          by - daqct3.UNKNOWN (IHP110)
78--          at - 16:56:38 09.06.2011
79--
80-- Generated by Mentor Graphics' HDL Designer(TM) 2009.1 (Build 12)
81--
82LIBRARY ieee;
83USE ieee.std_logic_1164.all;
84USE ieee.std_logic_arith.all;
85USE IEEE.NUMERIC_STD.all;
86USE ieee.std_logic_unsigned.all;
87
88LIBRARY FACT_FAD_lib;
89USE FACT_FAD_lib.fad_definitions.all;
90
91LIBRARY FACT_FAD_lib;
92
93ARCHITECTURE struct OF FAD_Board IS
94
95   -- Architecture declarations
96
97   -- Internal signal declarations
98   SIGNAL ADC_CLK               : std_logic;
99   SIGNAL CLK_50                : std_logic;
100   -- for debugging
101   SIGNAL DG_state              : std_logic_vector(7 DOWNTO 0);
102   SIGNAL SRCLK                 : std_logic                     := '0';
103   SIGNAL adc_data_array        : adc_data_array_type;
104   SIGNAL alarm_refclk_too_high : std_logic                     := '0';
105   SIGNAL alarm_refclk_too_low  : std_logic                     := '0';
106   SIGNAL board_id              : std_logic_vector(3 DOWNTO 0);
107   SIGNAL counter_result        : std_logic_vector(11 DOWNTO 0) := (others => '0');
108   SIGNAL crate_id              : std_logic_vector(1 DOWNTO 0);
109   SIGNAL dac_cs1               : std_logic;
110   SIGNAL debug_data_ram_empty  : std_logic;
111   SIGNAL debug_data_valid      : std_logic;
112   SIGNAL led                   : std_logic_vector(7 DOWNTO 0)  := (OTHERS => '0');
113   SIGNAL mem_manager_state     : std_logic_vector(3 DOWNTO 0);                        -- state is encoded here ... useful for debugging.
114   SIGNAL mosi1                 : std_logic;
115   SIGNAL sclk                  : std_logic;
116   SIGNAL sensor_cs             : std_logic_vector(3 DOWNTO 0);
117   SIGNAL socket_tx_free_out    : std_logic_vector(16 DOWNTO 0);                       -- 17bit value .. that's true
118   SIGNAL w5300_state           : std_logic_vector(7 DOWNTO 0);                        -- state is encoded here ... useful for debugging.
119
120   -- Implicit buffer signal declarations
121   SIGNAL TRG_V_internal : std_logic;
122
123
124   -- Component Declarations
125   COMPONENT FAD_main
126   GENERIC (
127      RAMADDRWIDTH64b : integer := 12
128   );
129   PORT (
130      CLK                   : IN     std_logic ;
131      D_T_in                : IN     std_logic_vector (1 DOWNTO 0);
132      FTM_RS485_rx_d        : IN     std_logic ;
133      SROUT_in_0            : IN     std_logic ;
134      SROUT_in_1            : IN     std_logic ;
135      SROUT_in_2            : IN     std_logic ;
136      SROUT_in_3            : IN     std_logic ;
137      adc_data_array        : IN     adc_data_array_type ;
138      adc_otr_array         : IN     std_logic_vector (3 DOWNTO 0);
139      board_id              : IN     std_logic_vector (3 DOWNTO 0);
140      crate_id              : IN     std_logic_vector (1 DOWNTO 0);
141      drs_refclk_in         : IN     std_logic ;                                     -- used TO check if DRS REFCLK exsists, if not DENABLE inhibit
142      plllock_in            : IN     std_logic_vector (3 DOWNTO 0);                  -- high level, if dominowave is running and DRS PLL locked
143      trigger               : IN     std_logic ;
144      wiz_int               : IN     std_logic ;
145      ADC_CLK               : OUT    std_logic ;
146      CLK_25_PS             : OUT    std_logic ;
147      CLK_50                : OUT    std_logic ;
148      -- for debugging
149      DG_state              : OUT    std_logic_vector (7 DOWNTO 0);
150      FTM_RS485_rx_en       : OUT    std_logic ;
151      FTM_RS485_tx_d        : OUT    std_logic ;
152      FTM_RS485_tx_en       : OUT    std_logic ;
153      RSRLOAD               : OUT    std_logic                     := '0';
154      SRCLK                 : OUT    std_logic                     := '0';
155      SRIN_out              : OUT    std_logic                     := '0';
156      adc_oeb               : OUT    std_logic                     := '1';
157      alarm_refclk_too_high : OUT    std_logic ;
158      alarm_refclk_too_low  : OUT    std_logic ;
159      amber                 : OUT    std_logic ;
160      counter_result        : OUT    std_logic_vector (11 DOWNTO 0);
161      dac_cs                : OUT    std_logic ;
162      debug_data_ram_empty  : OUT    std_logic ;
163      debug_data_valid      : OUT    std_logic ;
164      denable               : OUT    std_logic                     := '0';           -- default domino wave off
165      drs_channel_id        : OUT    std_logic_vector (3 DOWNTO 0) := (others => '0');
166      drs_dwrite            : OUT    std_logic                     := '1';
167      green                 : OUT    std_logic ;
168      led                   : OUT    std_logic_vector (7 DOWNTO 0) := (OTHERS => '0');
169      mem_manager_state     : OUT    std_logic_vector (3 DOWNTO 0);                  -- state is encoded here ... useful for debugging.
170      mosi                  : OUT    std_logic                     := '0';
171      red                   : OUT    std_logic ;
172      sclk                  : OUT    std_logic ;
173      sensor_cs             : OUT    std_logic_vector (3 DOWNTO 0);
174      socket_tx_free_out    : OUT    std_logic_vector (16 DOWNTO 0);                 -- 17bit value .. that's true
175      trigger_veto          : OUT    std_logic                     := '1';
176      w5300_state           : OUT    std_logic_vector (7 DOWNTO 0);                  -- state is encoded here ... useful for debugging.
177      wiz_addr              : OUT    std_logic_vector (9 DOWNTO 0);
178      wiz_cs                : OUT    std_logic                     := '1';
179      wiz_rd                : OUT    std_logic                     := '1';
180      wiz_reset             : OUT    std_logic                     := '1';
181      wiz_wr                : OUT    std_logic                     := '1';
182      sio                   : INOUT  std_logic ;
183      wiz_data              : INOUT  std_logic_vector (15 DOWNTO 0)
184   );
185   END COMPONENT;
186
187   -- Optional embedded configurations
188   -- pragma synthesis_off
189   FOR ALL : FAD_main USE ENTITY FACT_FAD_lib.FAD_main;
190   -- pragma synthesis_on
191
192
193BEGIN
194   -- Architecture concurrent statements
195   -- HDL Embedded Text Block 1 SRCLK
196   DSRCLK <= ( SRCLK, SRCLK,SRCLK,SRCLK);
197
198   -- HDL Embedded Text Block 2 ADC_CLK
199   A_CLK <= (
200   ADC_CLK,
201   ADC_CLK,
202   ADC_CLK,
203   ADC_CLK
204   );
205
206   -- HDL Embedded Text Block 3 ADC_DATA
207   adc_data_array <= ( A0_D, A1_D, A2_D, A3_D );
208
209   -- HDL Embedded Text Block 4 eb_ID
210   -- hard-wired IDs
211   board_id <= LINE(5 downto 2);
212   crate_id <= LINE(1 downto 0);
213
214   -- HDL Embedded Text Block 9 eb3
215   -- testpins D_T2 are used as MAX3485 outputs.
216   
217   --D_T <= (others => '0');
218   D_T <= w5300_state;
219   --D_T2(0) <= debug_data_valid;
220   D_T2(0) <= debug_data_ram_empty;
221   --D_T2(1) <= socket_tx_free_out(16);
222   
223   D_T2(1) <= TRG_V_internal;
224   --D_T2 <= ( others => '0' );
225   
226   
227   A0_T <= (others => '0');
228   A1_T <= (others => '1');
229   
230   
231   --A0_T <= DG_state;
232   W_T(3 downto 0) <= mem_manager_state;
233   --A1_T(7 downto 4) <= "1100";
234   
235   --A0_T <= socket_tx_free_out(7 downto 0);
236   --A0_T <= spi_debug_16bit(7 downto 0);
237   --A1_T <= spi_debug_16bit(15 downto 8);
238   --A1_T <= socket_tx_free_out(15 downto 8);
239   
240   -- check SPI interfac
241   --A1_T(7) <= sclk;
242   --A1_T(6) <= MISO;
243   --A1_T(5) <= mosi1;
244   
245   --A1_T(4) <= dac_cs1;
246   --A1_T( 3 downto 0) <= sensor_cs;
247   
248   
249   --D_T(3 downto 0) <=  counter_result ( 11 downto 8);
250   --D_T(4) <= alarm_refclk_too_low;
251   --D_T(5) <= alarm_refclk_too_high;
252   --D_T(6) <= '0';
253   --D_T(7) <= '0';
254   
255   
256   
257   -- additional MAX3485 is switched to shutdown mode
258   RS485_C_RE <= '1';  --inverted logic
259   RS485_C_DE <= '0';   
260   RS485_C_DO <= '0';
261   -- MAX3485 receiver out pit is fed out... should be HIGH-Z
262   
263   
264   -- EEPROM is not used on FAD. CS is always high.
265   EE_CS <= '1';
266
267
268   -- ModuleWare code(v1.9) for instance 'I0' of 'assignment'
269   DAC_CS <= dac_cs1;
270
271   -- ModuleWare code(v1.9) for instance 'I1' of 'assignment'
272   TCS <= sensor_cs;
273
274   -- ModuleWare code(v1.9) for instance 'I2' of 'assignment'
275   S_CLK <= sclk;
276
277   -- ModuleWare code(v1.9) for instance 'I3' of 'assignment'
278   MOSI <= mosi1;
279
280   -- Instance port mappings.
281   I_board_main : FAD_main
282      GENERIC MAP (
283         RAMADDRWIDTH64b => LOG2_OF_RAM_SIZE_64B
284      )
285      PORT MAP (
286         CLK                   => X_50M,
287         D_T_in                => D_T_in,
288         FTM_RS485_rx_d        => RS485_E_DI,
289         SROUT_in_0            => D0_SROUT,
290         SROUT_in_1            => D1_SROUT,
291         SROUT_in_2            => D2_SROUT,
292         SROUT_in_3            => D3_SROUT,
293         adc_data_array        => adc_data_array,
294         adc_otr_array         => A_OTR,
295         board_id              => board_id,
296         crate_id              => crate_id,
297         drs_refclk_in         => REFCLK,
298         plllock_in            => D_PLLLCK,
299         trigger               => TRG,
300         wiz_int               => W_INT,
301         ADC_CLK               => ADC_CLK,
302         CLK_25_PS             => OPEN,
303         CLK_50                => CLK_50,
304         DG_state              => DG_state,
305         FTM_RS485_rx_en       => RS485_E_RE,
306         FTM_RS485_tx_d        => RS485_E_DO,
307         FTM_RS485_tx_en       => RS485_E_DE,
308         RSRLOAD               => RSRLOAD,
309         SRCLK                 => SRCLK,
310         SRIN_out              => SRIN,
311         adc_oeb               => OE_ADC,
312         alarm_refclk_too_high => alarm_refclk_too_high,
313         alarm_refclk_too_low  => alarm_refclk_too_low,
314         amber                 => AMBER_LED,
315         counter_result        => counter_result,
316         dac_cs                => dac_cs1,
317         debug_data_ram_empty  => debug_data_ram_empty,
318         debug_data_valid      => debug_data_valid,
319         denable               => DENABLE,
320         drs_channel_id        => D_A,
321         drs_dwrite            => DWRITE,
322         green                 => RED_LED,
323         led                   => led,
324         mem_manager_state     => mem_manager_state,
325         mosi                  => mosi1,
326         red                   => GREEN_LED,
327         sclk                  => sclk,
328         sensor_cs             => sensor_cs,
329         socket_tx_free_out    => socket_tx_free_out,
330         trigger_veto          => TRG_V_internal,
331         w5300_state           => w5300_state,
332         wiz_addr              => W_A,
333         wiz_cs                => W_CS,
334         wiz_rd                => W_RD,
335         wiz_reset             => W_RES,
336         wiz_wr                => W_WR,
337         sio                   => MISO,
338         wiz_data              => W_D
339      );
340
341   -- Implicit buffered output assignments
342   TRG_V <= TRG_V_internal;
343
344END struct;
Note: See TracBrowser for help on using the repository browser.