source: firmware/FAD/FACT_FAD_20MHz_VAR_PS/FACT_FAD_lib/hdl/fad_board_struct.vhd @ 11212

Last change on this file since 11212 was 11212, checked in by neise, 8 years ago
v0207 features DRS reset, but needs hardware mods. Do not use
File size: 14.5 KB
Line 
1-- VHDL Entity FACT_FAD_lib.FAD_Board.symbol
2--
3-- Created:
4--          by - daqct3.UNKNOWN (IHP110)
5--          at - 12:27:13 29.06.2011
6--
7-- Generated by Mentor Graphics' HDL Designer(TM) 2009.1 (Build 12)
8--
9LIBRARY ieee;
10USE ieee.std_logic_1164.all;
11USE ieee.std_logic_arith.all;
12
13ENTITY FAD_Board IS
14   PORT( 
15      A0_D       : IN     std_logic_vector (11 DOWNTO 0);
16      A1_D       : IN     std_logic_vector (11 DOWNTO 0);
17      A2_D       : IN     std_logic_vector (11 DOWNTO 0);
18      A3_D       : IN     std_logic_vector (11 DOWNTO 0);
19      A_OTR      : IN     std_logic_vector (3 DOWNTO 0);
20      D0_SROUT   : IN     std_logic;
21      D1_SROUT   : IN     std_logic;
22      D2_SROUT   : IN     std_logic;
23      D3_SROUT   : IN     std_logic;
24      D_PLLLCK   : IN     std_logic_vector (3 DOWNTO 0);
25      D_T_in     : IN     std_logic;
26      LINE       : IN     std_logic_vector ( 5 DOWNTO 0 );
27      REFCLK     : IN     std_logic;
28      RS485_E_DI : IN     std_logic;
29      TRG        : IN     STD_LOGIC;
30      W_INT      : IN     std_logic;
31      X_50M      : IN     STD_LOGIC;
32      A0_T       : OUT    std_logic_vector (7 DOWNTO 0)   := (others => '0');
33      A1_T       : OUT    std_logic_vector (7 DOWNTO 0)   := (OTHERS => '0');
34      AMBER_LED  : OUT    std_logic;
35      A_CLK      : OUT    std_logic_vector (3 DOWNTO 0);
36      DAC_CS     : OUT    std_logic;
37      DENABLE    : OUT    std_logic                       := '0';
38      DSRCLK     : OUT    std_logic_vector (3 DOWNTO 0)   := (others => '0');
39      DWRITE     : OUT    std_logic                       := '0';
40      D_A        : OUT    std_logic_vector (3 DOWNTO 0)   := (others => '0');
41      D_T        : OUT    std_logic_vector (7 DOWNTO 0)   := (OTHERS => '0');
42      D_T2       : OUT    std_logic_vector ( 2 DOWNTO 0 ) := (others => '0');
43      EE_CS      : OUT    std_logic;
44      GREEN_LED  : OUT    std_logic;
45      MOSI       : OUT    std_logic                       := '0';
46      OE_ADC     : OUT    STD_LOGIC;
47      RED_LED    : OUT    std_logic;
48      RS485_C_DE : OUT    std_logic;
49      RS485_C_DO : OUT    std_logic;
50      RS485_C_RE : OUT    std_logic;
51      RS485_E_DE : OUT    std_logic;
52      RS485_E_DO : OUT    std_logic;
53      RS485_E_RE : OUT    std_logic;
54      RSRLOAD    : OUT    std_logic                       := '0';
55      SRIN       : OUT    std_logic                       := '0';
56      S_CLK      : OUT    std_logic;
57      TCS        : OUT    std_logic_vector (3 DOWNTO 0);
58      TRG_V      : OUT    std_logic                       := '0';
59      W_A        : OUT    std_logic_vector (9 DOWNTO 0);
60      W_CS       : OUT    std_logic                       := '1';
61      W_RD       : OUT    std_logic                       := '1';
62      W_RES      : OUT    std_logic                       := '1';
63      W_T        : OUT    std_logic_vector ( 3 DOWNTO 0 ) := (others => '0');
64      W_WR       : OUT    std_logic                       := '1';
65      MISO       : INOUT  std_logic;
66      W_D        : INOUT  std_logic_vector (15 DOWNTO 0)
67   );
68
69-- Declarations
70
71END FAD_Board ;
72
73--
74-- VHDL Architecture FACT_FAD_lib.FAD_Board.struct
75--
76-- Created:
77--          by - daqct3.UNKNOWN (IHP110)
78--          at - 12:27:13 29.06.2011
79--
80-- Generated by Mentor Graphics' HDL Designer(TM) 2009.1 (Build 12)
81--
82LIBRARY ieee;
83USE ieee.std_logic_1164.all;
84USE ieee.std_logic_arith.all;
85USE IEEE.NUMERIC_STD.all;
86USE ieee.std_logic_unsigned.all;
87
88LIBRARY FACT_FAD_lib;
89USE FACT_FAD_lib.fad_definitions.all;
90
91LIBRARY FACT_FAD_lib;
92
93ARCHITECTURE struct OF FAD_Board IS
94
95   -- Architecture declarations
96
97   -- Internal signal declarations
98   SIGNAL ADC_CLK               : std_logic;
99   SIGNAL CLK_50                : std_logic;
100   -- for debugging
101   SIGNAL DG_state              : std_logic_vector(7 DOWNTO 0);
102   SIGNAL DRS_reset             : std_logic                     := '1';                -- to be connected to NET D_T2<2> LOC  = W3
103   SIGNAL SRCLK                 : std_logic                     := '0';
104   SIGNAL adc_data_array        : adc_data_array_type;
105   SIGNAL alarm_refclk_too_high : std_logic                     := '0';
106   SIGNAL alarm_refclk_too_low  : std_logic                     := '0';
107   SIGNAL board_id              : std_logic_vector(3 DOWNTO 0);
108   SIGNAL counter_result        : std_logic_vector(11 DOWNTO 0) := (others => '0');
109   SIGNAL crate_id              : std_logic_vector(1 DOWNTO 0);
110   SIGNAL dac_cs1               : std_logic;
111   SIGNAL debug_data_ram_empty  : std_logic;
112   SIGNAL debug_data_valid      : std_logic;
113   SIGNAL led                   : std_logic_vector(7 DOWNTO 0)  := (OTHERS => '0');
114   SIGNAL mem_manager_state     : std_logic_vector(3 DOWNTO 0);                        -- state is encoded here ... useful for debugging.
115   SIGNAL mosi1                 : std_logic;
116   SIGNAL sclk                  : std_logic;
117   SIGNAL sensor_cs             : std_logic_vector(3 DOWNTO 0);
118   SIGNAL socket_tx_free_out    : std_logic_vector(16 DOWNTO 0);                       -- 17bit value .. that's true
119   SIGNAL trigger_veto          : std_logic                     := '1';
120   SIGNAL w5300_state           : std_logic_vector(7 DOWNTO 0);                        -- state is encoded here ... useful for debugging.
121
122   -- Implicit buffer signal declarations
123   SIGNAL TRG_V_internal : std_logic;
124
125
126   -- Component Declarations
127   COMPONENT FAD_main
128   GENERIC (
129      RAMADDRWIDTH64b : integer := 12
130   );
131   PORT (
132      CLK                   : IN     std_logic ;
133      FTM_RS485_rx_d        : IN     std_logic ;
134      ------------------------------------------------------------------------------
135     
136      -- MAC/IP calculation signals:
137      ------------------------------------------------------------------------------
138      --MAC_jumper : in std_logic_vector (1 downto 0);
139      MAC_jumper            : IN     std_logic ;
140      SROUT_in_0            : IN     std_logic ;
141      SROUT_in_1            : IN     std_logic ;
142      SROUT_in_2            : IN     std_logic ;
143      SROUT_in_3            : IN     std_logic ;
144      adc_data_array        : IN     adc_data_array_type ;
145      adc_otr_array         : IN     std_logic_vector (3 DOWNTO 0);
146      board_id              : IN     std_logic_vector (3 DOWNTO 0);
147      crate_id              : IN     std_logic_vector (1 DOWNTO 0);
148      drs_refclk_in         : IN     std_logic ;                                     -- used TO check if DRS REFCLK exsists, if not DENABLE inhibit
149      plllock_in            : IN     std_logic_vector (3 DOWNTO 0);                  -- high level, if dominowave is running and DRS PLL locked
150      trigger               : IN     std_logic ;
151      wiz_int               : IN     std_logic ;
152      ADC_CLK               : OUT    std_logic ;
153      CLK_25_PS             : OUT    std_logic ;
154      CLK_50                : OUT    std_logic ;
155      -- for debugging
156      DG_state              : OUT    std_logic_vector (7 DOWNTO 0);
157      DRS_reset             : OUT    std_logic                     := '1';           -- TO be connected to NET D_T2<2> LOC  = W3
158      FTM_RS485_rx_en       : OUT    std_logic ;
159      FTM_RS485_tx_d        : OUT    std_logic ;
160      FTM_RS485_tx_en       : OUT    std_logic ;
161      RSRLOAD               : OUT    std_logic                     := '0';
162      SRCLK                 : OUT    std_logic                     := '0';
163      SRIN_out              : OUT    std_logic                     := '0';
164      adc_oeb               : OUT    std_logic                     := '1';
165      alarm_refclk_too_high : OUT    std_logic ;
166      alarm_refclk_too_low  : OUT    std_logic ;
167      amber                 : OUT    std_logic ;
168      counter_result        : OUT    std_logic_vector (11 DOWNTO 0);
169      dac_cs                : OUT    std_logic ;
170      debug_data_ram_empty  : OUT    std_logic ;
171      debug_data_valid      : OUT    std_logic ;
172      denable               : OUT    std_logic                     := '0';           -- default domino wave off
173      drs_channel_id        : OUT    std_logic_vector (3 DOWNTO 0) := (others => '0');
174      drs_dwrite            : OUT    std_logic                     := '1';
175      green                 : OUT    std_logic ;
176      led                   : OUT    std_logic_vector (7 DOWNTO 0) := (OTHERS => '0');
177      mem_manager_state     : OUT    std_logic_vector (3 DOWNTO 0);                  -- state is encoded here ... useful for debugging.
178      mosi                  : OUT    std_logic                     := '0';
179      red                   : OUT    std_logic ;
180      sclk                  : OUT    std_logic ;
181      sensor_cs             : OUT    std_logic_vector (3 DOWNTO 0);
182      socket_tx_free_out    : OUT    std_logic_vector (16 DOWNTO 0);                 -- 17bit value .. that's true
183      trigger_veto          : OUT    std_logic                     := '1';
184      w5300_state           : OUT    std_logic_vector (7 DOWNTO 0);                  -- state is encoded here ... useful for debugging.
185      wiz_addr              : OUT    std_logic_vector (9 DOWNTO 0);
186      wiz_cs                : OUT    std_logic                     := '1';
187      wiz_rd                : OUT    std_logic                     := '1';
188      wiz_reset             : OUT    std_logic                     := '1';
189      wiz_wr                : OUT    std_logic                     := '1';
190      sio                   : INOUT  std_logic ;
191      wiz_data              : INOUT  std_logic_vector (15 DOWNTO 0)
192   );
193   END COMPONENT;
194
195   -- Optional embedded configurations
196   -- pragma synthesis_off
197   FOR ALL : FAD_main USE ENTITY FACT_FAD_lib.FAD_main;
198   -- pragma synthesis_on
199
200
201BEGIN
202   -- Architecture concurrent statements
203   -- HDL Embedded Text Block 1 SRCLK
204   DSRCLK <= ( SRCLK, SRCLK,SRCLK,SRCLK);
205
206   -- HDL Embedded Text Block 2 ADC_CLK
207   A_CLK <= (
208   ADC_CLK,
209   ADC_CLK,
210   ADC_CLK,
211   ADC_CLK
212   );
213
214   -- HDL Embedded Text Block 3 ADC_DATA
215   adc_data_array <= ( A0_D, A1_D, A2_D, A3_D );
216
217   -- HDL Embedded Text Block 4 eb_ID
218   -- hard-wired IDs
219   board_id <= LINE(5 downto 2);
220   crate_id <= LINE(1 downto 0);
221
222   -- HDL Embedded Text Block 9 eb3
223   -- testpins D_T2 are used as MAX3485 outputs.
224   
225   --D_T <= (others => '0');
226   D_T <= w5300_state;
227   --D_T2(0) <= debug_data_valid;
228   D_T2(0) <= debug_data_ram_empty;
229   --D_T2(1) <= socket_tx_free_out(16);
230   
231   D_T2(1) <= TRG_V_internal;
232   D_T2(2) <= DRS_reset;
233   --D_T2 <= ( others => '0' );
234   
235   
236   A0_T <= (others => '0');
237   A1_T <= (others => '1');
238   
239   
240   --A0_T <= DG_state;
241   W_T(3 downto 0) <= mem_manager_state;
242   --A1_T(7 downto 4) <= "1100";
243   
244   --A0_T <= socket_tx_free_out(7 downto 0);
245   --A0_T <= spi_debug_16bit(7 downto 0);
246   --A1_T <= spi_debug_16bit(15 downto 8);
247   --A1_T <= socket_tx_free_out(15 downto 8);
248   
249   -- check SPI interfac
250   --A1_T(7) <= sclk;
251   --A1_T(6) <= MISO;
252   --A1_T(5) <= mosi1;
253   
254   --A1_T(4) <= dac_cs1;
255   --A1_T( 3 downto 0) <= sensor_cs;
256   
257   
258   --D_T(3 downto 0) <=  counter_result ( 11 downto 8);
259   --D_T(4) <= alarm_refclk_too_low;
260   --D_T(5) <= alarm_refclk_too_high;
261   --D_T(6) <= '0';
262   --D_T(7) <= '0';
263   
264   
265   
266   -- additional MAX3485 is switched to shutdown mode
267   RS485_C_RE <= '1';  --inverted logic
268   RS485_C_DE <= '0';   
269   RS485_C_DO <= '0';
270   -- MAX3485 receiver out pit is fed out... should be HIGH-Z
271   
272   
273   -- EEPROM is not used on FAD. CS is always high.
274   EE_CS <= '1';
275
276
277   -- ModuleWare code(v1.9) for instance 'I0' of 'assignment'
278   DAC_CS <= dac_cs1;
279
280   -- ModuleWare code(v1.9) for instance 'I1' of 'assignment'
281   TCS <= sensor_cs;
282
283   -- ModuleWare code(v1.9) for instance 'I2' of 'assignment'
284   S_CLK <= sclk;
285
286   -- ModuleWare code(v1.9) for instance 'I3' of 'assignment'
287   MOSI <= mosi1;
288
289   -- ModuleWare code(v1.9) for instance 'I4' of 'assignment'
290   TRG_V_internal <= trigger_veto;
291
292   -- Instance port mappings.
293   I_board_main : FAD_main
294      GENERIC MAP (
295         RAMADDRWIDTH64b => LOG2_OF_RAM_SIZE_64B
296      )
297      PORT MAP (
298         CLK                   => X_50M,
299         FTM_RS485_rx_d        => RS485_E_DI,
300         MAC_jumper            => D_T_in,
301         SROUT_in_0            => D0_SROUT,
302         SROUT_in_1            => D1_SROUT,
303         SROUT_in_2            => D2_SROUT,
304         SROUT_in_3            => D3_SROUT,
305         adc_data_array        => adc_data_array,
306         adc_otr_array         => A_OTR,
307         board_id              => board_id,
308         crate_id              => crate_id,
309         drs_refclk_in         => REFCLK,
310         plllock_in            => D_PLLLCK,
311         trigger               => TRG,
312         wiz_int               => W_INT,
313         ADC_CLK               => ADC_CLK,
314         CLK_25_PS             => OPEN,
315         CLK_50                => CLK_50,
316         DG_state              => DG_state,
317         DRS_reset             => DRS_reset,
318         FTM_RS485_rx_en       => RS485_E_RE,
319         FTM_RS485_tx_d        => RS485_E_DO,
320         FTM_RS485_tx_en       => RS485_E_DE,
321         RSRLOAD               => RSRLOAD,
322         SRCLK                 => SRCLK,
323         SRIN_out              => SRIN,
324         adc_oeb               => OE_ADC,
325         alarm_refclk_too_high => alarm_refclk_too_high,
326         alarm_refclk_too_low  => alarm_refclk_too_low,
327         amber                 => AMBER_LED,
328         counter_result        => counter_result,
329         dac_cs                => dac_cs1,
330         debug_data_ram_empty  => debug_data_ram_empty,
331         debug_data_valid      => debug_data_valid,
332         denable               => DENABLE,
333         drs_channel_id        => D_A,
334         drs_dwrite            => DWRITE,
335         green                 => GREEN_LED,
336         led                   => led,
337         mem_manager_state     => mem_manager_state,
338         mosi                  => mosi1,
339         red                   => RED_LED,
340         sclk                  => sclk,
341         sensor_cs             => sensor_cs,
342         socket_tx_free_out    => socket_tx_free_out,
343         trigger_veto          => trigger_veto,
344         w5300_state           => w5300_state,
345         wiz_addr              => W_A,
346         wiz_cs                => W_CS,
347         wiz_rd                => W_RD,
348         wiz_reset             => W_RES,
349         wiz_wr                => W_WR,
350         sio                   => MISO,
351         wiz_data              => W_D
352      );
353
354   -- Implicit buffered output assignments
355   TRG_V <= TRG_V_internal;
356
357END struct;
Note: See TracBrowser for help on using the repository browser.