source: firmware/FAD/FACT_FAD_20MHz_VAR_PS/FACT_FAD_lib/hdl/fad_main_struct.vhd @ 10957

Last change on this file since 10957 was 10957, checked in by neise, 9 years ago
File size: 48.4 KB
Line 
1-- VHDL Entity FACT_FAD_lib.FAD_main.symbol
2--
3-- Created:
4--          by - daqct3.UNKNOWN (IHP110)
5--          at - 16:56:36 09.06.2011
6--
7-- Generated by Mentor Graphics' HDL Designer(TM) 2009.1 (Build 12)
8--
9LIBRARY ieee;
10USE ieee.std_logic_1164.all;
11USE ieee.std_logic_arith.all;
12LIBRARY FACT_FAD_lib;
13USE FACT_FAD_lib.fad_definitions.all;
14
15ENTITY FAD_main IS
16   GENERIC( 
17      RAMADDRWIDTH64b : integer := 12
18   );
19   PORT( 
20      CLK                   : IN     std_logic;
21      D_T_in                : IN     std_logic_vector (1 DOWNTO 0);
22      FTM_RS485_rx_d        : IN     std_logic;
23      SROUT_in_0            : IN     std_logic;
24      SROUT_in_1            : IN     std_logic;
25      SROUT_in_2            : IN     std_logic;
26      SROUT_in_3            : IN     std_logic;
27      adc_data_array        : IN     adc_data_array_type;
28      adc_otr_array         : IN     std_logic_vector (3 DOWNTO 0);
29      board_id              : IN     std_logic_vector (3 DOWNTO 0);
30      crate_id              : IN     std_logic_vector (1 DOWNTO 0);
31      drs_refclk_in         : IN     std_logic;                                         -- used to check if DRS REFCLK exsists, if not DENABLE inhibit
32      plllock_in            : IN     std_logic_vector (3 DOWNTO 0);                     -- high level, if dominowave is running and DRS PLL locked
33      trigger               : IN     std_logic;
34      wiz_int               : IN     std_logic;
35      ADC_CLK               : OUT    std_logic;
36      CLK_25_PS             : OUT    std_logic;
37      CLK_50                : OUT    std_logic;
38      -- for debugging
39      DG_state              : OUT    std_logic_vector (7 DOWNTO 0);
40      FTM_RS485_rx_en       : OUT    std_logic;
41      FTM_RS485_tx_d        : OUT    std_logic;
42      FTM_RS485_tx_en       : OUT    std_logic;
43      RSRLOAD               : OUT    std_logic                     := '0';
44      SRCLK                 : OUT    std_logic                     := '0';
45      SRIN_out              : OUT    std_logic                     := '0';
46      adc_oeb               : OUT    std_logic                     := '1';
47      alarm_refclk_too_high : OUT    std_logic;
48      alarm_refclk_too_low  : OUT    std_logic;
49      amber                 : OUT    std_logic;
50      counter_result        : OUT    std_logic_vector (11 DOWNTO 0);
51      dac_cs                : OUT    std_logic;
52      debug_data_ram_empty  : OUT    std_logic;
53      debug_data_valid      : OUT    std_logic;
54      denable               : OUT    std_logic                     := '0';              -- default domino wave off
55      drs_channel_id        : OUT    std_logic_vector (3 DOWNTO 0) := (others => '0');
56      drs_dwrite            : OUT    std_logic                     := '1';
57      green                 : OUT    std_logic;
58      led                   : OUT    std_logic_vector (7 DOWNTO 0) := (OTHERS => '0');
59      mem_manager_state     : OUT    std_logic_vector (3 DOWNTO 0);                     -- state is encoded here ... useful for debugging.
60      mosi                  : OUT    std_logic                     := '0';
61      red                   : OUT    std_logic;
62      sclk                  : OUT    std_logic;
63      sensor_cs             : OUT    std_logic_vector (3 DOWNTO 0);
64      socket_tx_free_out    : OUT    std_logic_vector (16 DOWNTO 0);                    -- 17bit value .. that's true
65      trigger_veto          : OUT    std_logic                     := '1';
66      w5300_state           : OUT    std_logic_vector (7 DOWNTO 0);                     -- state is encoded here ... useful for debugging.
67      wiz_addr              : OUT    std_logic_vector (9 DOWNTO 0);
68      wiz_cs                : OUT    std_logic                     := '1';
69      wiz_rd                : OUT    std_logic                     := '1';
70      wiz_reset             : OUT    std_logic                     := '1';
71      wiz_wr                : OUT    std_logic                     := '1';
72      sio                   : INOUT  std_logic;
73      wiz_data              : INOUT  std_logic_vector (15 DOWNTO 0)
74   );
75
76-- Declarations
77
78END FAD_main ;
79
80--
81-- VHDL Architecture FACT_FAD_lib.FAD_main.struct
82--
83-- Created:
84--          by - daqct3.UNKNOWN (IHP110)
85--          at - 16:56:37 09.06.2011
86--
87-- Generated by Mentor Graphics' HDL Designer(TM) 2009.1 (Build 12)
88--
89library ieee;
90use ieee.std_logic_1164.all;
91use IEEE.STD_LOGIC_ARITH.all;
92use ieee.STD_LOGIC_UNSIGNED.all;
93
94library fact_fad_lib;
95use fact_fad_lib.fad_definitions.all;
96
97library UNISIM;
98--use UNISIM.VComponents.all;
99USE IEEE.NUMERIC_STD.all;
100USE IEEE.std_logic_signed.all;
101USE fact_fad_lib.fad_rs485_constants.all;
102LIBRARY hds_package_library;
103USE hds_package_library.random_generators.all;
104
105LIBRARY FACT_FAD_lib;
106
107ARCHITECTURE struct OF FAD_main IS
108
109   -- Architecture declarations
110
111   -- Internal signal declarations
112   SIGNAL CLK_25                       : std_logic;
113   SIGNAL DCM_PS_status                : std_logic_vector(7 DOWNTO 0)                 := (OTHERS => '0');
114   SIGNAL DCM_locked_status            : std_logic;
115   SIGNAL DCM_ready_status             : std_logic;
116   --
117
118-- EVT HEADER - part 2  --> FTM trigger informaton, comes in late ...
119-- during EVT header wrinting, this field is left out ... and only written into event header,
120-- when the DRS chip were read out already.
121   SIGNAL FTM_RS485_ready              : std_logic;
122   SIGNAL I_really_want_dwrite         : STD_LOGIC;
123   SIGNAL SRCLK1                       : std_logic                                    := '0';
124   SIGNAL adc_clk_en                   : std_logic;
125   SIGNAL adc_data_array_int           : adc_data_array_type;
126   SIGNAL adc_otr                      : std_logic_vector(3 DOWNTO 0);
127   SIGNAL addr_out                     : std_logic_vector(RAMADDRWIDTH64b-1 DOWNTO 0);
128   SIGNAL c_trigger_enable             : std_logic                                    := '0';
129   SIGNAL c_trigger_mult               : std_logic_vector(15 DOWNTO 0);
130   SIGNAL cont_trigger                 : std_logic;
131   SIGNAL current_dac_array            : dac_array_type                               := ( others => 0);
132   SIGNAL dac_setting                  : dac_array_type                               := DEFAULT_DAC;        --<<-- default defined in fad_definitions.vhd
133   SIGNAL data_out                     : std_logic_vector(63 DOWNTO 0);
134   SIGNAL data_ram_empty               : std_logic;
135   SIGNAL data_valid_ack               : std_logic                                    := '0';
136   SIGNAL denable_prim                 : std_logic                                    := '0';                -- default domino wave off
137   SIGNAL denable_sig                  : std_logic                                    := '0';                -- default domino wave off
138   SIGNAL dg_config_done               : std_logic;
139   SIGNAL dg_start_config              : std_logic                                    := '0';
140   SIGNAL din1                         : std_logic                                    := '0';                -- default domino wave off
141   SIGNAL dna                          : STD_LOGIC_VECTOR(63 DOWNTO 0)                := (others => '0');
142   SIGNAL dout                         : STD_LOGIC;
143   SIGNAL dout0                        : STD_LOGIC;
144   SIGNAL dout1                        : STD_LOGIC;
145   SIGNAL dout2                        : STD_LOGIC;
146   SIGNAL dout3                        : STD_LOGIC;
147   SIGNAL dout4                        : STD_LOGIC;
148   SIGNAL dout5                        : std_logic;
149   SIGNAL drs_clk_en                   : std_logic                                    := '0';
150   SIGNAL drs_read_s_cell              : std_logic                                    := '0';
151   SIGNAL drs_read_s_cell_ready        : std_logic;
152   -- --
153--      drs_dwrite : out std_logic := '1';
154   SIGNAL drs_readout_ready            : std_logic                                    := '0';
155   SIGNAL drs_readout_ready_ack        : std_logic;
156   SIGNAL drs_readout_started          : std_logic;
157   SIGNAL drs_s_cell_array             : drs_s_cell_array_type;
158   SIGNAL drs_srin_data                : std_logic_vector(7 DOWNTO 0)                 := (others => '0');
159   SIGNAL dwrite_enable_w5300          : std_logic                                    := '1';
160   SIGNAL dwrite_global_enable         : std_logic                                    := '1';
161   SIGNAL dwrite_trigger_manager       : std_logic                                    := '1';
162   SIGNAL enable_i                     : std_logic;
163   SIGNAL enabled_trigger_or_s_trigger : std_logic;
164   SIGNAL is_idle                      : std_logic;
165   SIGNAL memory_manager_config_start  : std_logic                                    := '0';
166   SIGNAL memory_manager_config_valid  : std_logic;
167   SIGNAL package_length               : std_logic_vector(15 DOWNTO 0);
168   SIGNAL ps_direction                 : std_logic                                    := '1';                -- default phase shift upwards
169   SIGNAL ps_do_phase_shift            : std_logic                                    := '0';                --pulse this to phase shift once
170   SIGNAL ps_reset                     : std_logic                                    := '0';                -- pulse this to reset the variable phase shift
171   SIGNAL ram_addr                     : std_logic_vector(RAMADDRWIDTH64b+1 DOWNTO 0);
172   SIGNAL ram_data                     : std_logic_vector(15 DOWNTO 0);
173   SIGNAL ram_start_addr               : std_logic_vector(RAMADDRWIDTH64b-1 DOWNTO 0);
174   SIGNAL ram_write_ea                 : std_logic;
175   SIGNAL ram_write_ready              : std_logic                                    := '0';
176   SIGNAL ready                        : STD_LOGIC                                    := '0';
177   SIGNAL rec_timeout_occured          : std_logic                                    := '0';
178   SIGNAL reset_synch_i                : std_logic;
179   SIGNAL reset_trigger_id             : std_logic                                    := '0';
180   SIGNAL roi_max                      : roi_max_type;
181   SIGNAL roi_setting                  : roi_array_type;
182   SIGNAL rs465_data                   : std_logic_vector(55 DOWNTO 0);                                      --7 byte
183   -- EVT HEADER - part 6
184   SIGNAL runnumber                    : std_logic_vector(31 DOWNTO 0);
185   SIGNAL s_trigger                    : std_logic;
186   SIGNAL s_trigger_or_cont_trigger    : std_logic;
187   SIGNAL sclk_enable                  : std_logic;
188   SIGNAL sensor_array                 : sensor_array_type;
189   SIGNAL sensor_ready                 : std_logic;
190   SIGNAL socks_connected              : std_logic;
191   SIGNAL socks_waiting                : std_logic;
192   SIGNAL software_trigger_in          : std_logic;
193   SIGNAL spi_interface_config_start   : std_logic                                    := '0';
194   SIGNAL spi_interface_config_valid   : std_logic;
195   SIGNAL srclk_enable                 : std_logic                                    := '0';
196   SIGNAL srin_write_ack               : std_logic                                    := '0';
197   SIGNAL srin_write_ready             : std_logic                                    := '0';
198   SIGNAL start_srin_write_8b          : std_logic;
199   SIGNAL time                         : std_logic_vector(31 DOWNTO 0);
200   SIGNAL trigger_enable               : std_logic;
201   SIGNAL trigger_id                   : std_logic_vector(31 DOWNTO 0);
202   SIGNAL trigger_or_s_trigger         : std_logic;
203   SIGNAL trigger_out                  : std_logic;
204   SIGNAL trigger_veto1                : std_logic                                    := '1';
205   SIGNAL wiz_number_of_channels       : std_logic_vector(3 DOWNTO 0)                 := (others => '0');
206   SIGNAL wiz_ram_start_addr           : std_logic_vector(RAMADDRWIDTH64b+1 DOWNTO 0) := (others => '0');
207   SIGNAL wiz_write_ea                 : std_logic                                    := '0';
208   SIGNAL wiz_write_end                : std_logic                                    := '0';
209   SIGNAL wiz_write_header             : std_logic                                    := '0';
210   SIGNAL wiz_write_length             : std_logic_vector(16 DOWNTO 0)                := (others => '0');
211   SIGNAL write_ea                     : std_logic_vector(0 DOWNTO 0)                 := "0";
212
213   -- Implicit buffer signal declarations
214   SIGNAL CLK_25_PS_internal             : std_logic;
215   SIGNAL CLK_50_internal                : std_logic;
216   SIGNAL alarm_refclk_too_high_internal : std_logic;
217   SIGNAL alarm_refclk_too_low_internal  : std_logic;
218   SIGNAL counter_result_internal        : std_logic_vector (11 DOWNTO 0);
219
220
221   -- ModuleWare signal declarations(v1.9) for instance 'U_0' of 'split'
222   SIGNAL mw_U_0temp_din : std_logic_vector(3 DOWNTO 0);
223
224   -- Component Declarations
225   COMPONENT FAD_rs485_receiver
226   GENERIC (
227      -- defined in fad_rs485_definitions.fad_rs485_constants
228      RX_BYTES : integer := RS485_MESSAGE_LEN_BYTES;         -- no. of bytes to receive
229      RX_WIDTH : integer := RS485_MESSAGE_LEN_BYTES * 8      -- no. of bits to receive
230   );
231   PORT (
232      rec_clk             : IN     std_logic;
233      rec_start           : IN     std_logic;
234      rx_d                : IN     std_logic;
235      rec_dout            : OUT    std_logic_vector (RX_WIDTH - 1 DOWNTO 0) := (others => '0');
236      rec_timeout_occured : OUT    std_logic                                := '0';
237      rec_valid           : OUT    std_logic                                := '0';
238      rx_en               : OUT    std_logic;
239      tx_d                : OUT    std_logic;
240      tx_en               : OUT    std_logic
241   );
242   END COMPONENT;
243   COMPONENT REFCLK_counter
244   PORT (
245      clk                   : IN     std_logic;
246      refclk_in             : IN     std_logic;
247      alarm_refclk_too_high : OUT    std_logic                      := '0';
248      alarm_refclk_too_low  : OUT    std_logic                      := '0';
249      counter_result        : OUT    std_logic_vector (11 DOWNTO 0) := (others => '0')
250   );
251   END COMPONENT;
252   COMPONENT adc_buffer
253   PORT (
254      adc_data_array     : IN     adc_data_array_type;
255      adc_otr_array      : IN     std_logic_vector (3 DOWNTO 0);
256      clk_ps             : IN     std_logic;
257      adc_data_array_int : OUT    adc_data_array_type;
258      adc_otr            : OUT    std_logic_vector (3 DOWNTO 0)
259   );
260   END COMPONENT;
261   COMPONENT clock_generator_var_ps
262   PORT (
263      CLK             : IN     std_logic ;
264      RST_IN          : IN     std_logic ;
265      direction       : IN     std_logic ;
266      do_shift        : IN     std_logic ;
267      CLK_25          : OUT    std_logic ;
268      CLK_25_PS       : OUT    std_logic ;
269      CLK_50          : OUT    std_logic ;
270      locked_status_o : OUT    std_logic ;
271      offset          : OUT    std_logic_vector (7 DOWNTO 0) := (OTHERS => '0');
272      ready_status_o  : OUT    std_logic 
273   );
274   END COMPONENT;
275   COMPONENT continous_pulser
276   GENERIC (
277      MINIMAL_TRIGGER_WAIT_TIME : integer := 250000;
278      TRIGGER_WIDTH             : integer := 5
279   );
280   PORT (
281      CLK        : IN     std_logic;
282      enable     : IN     std_logic;
283      multiplier : IN     std_logic_vector (15 DOWNTO 0);
284      trigger    : OUT    std_logic
285   );
286   END COMPONENT;
287   COMPONENT dataRAM_64b_16b_width14_5
288   PORT (
289      clka  : IN     std_logic ;
290      dina  : IN     std_logic_VECTOR (63 DOWNTO 0);
291      addra : IN     std_logic_VECTOR (14 DOWNTO 0);
292      wea   : IN     std_logic_VECTOR (0 DOWNTO 0);
293      clkb  : IN     std_logic ;
294      addrb : IN     std_logic_VECTOR (16 DOWNTO 0);
295      doutb : OUT    std_logic_VECTOR (15 DOWNTO 0)
296   );
297   END COMPONENT;
298   COMPONENT data_generator
299   GENERIC (
300      RAM_ADDR_WIDTH : integer := 12
301   );
302   PORT (
303      -- for debugging
304      state                      : OUT    std_logic_vector (7 DOWNTO 0);
305      is_idle                    : OUT    std_logic ;
306      clk                        : IN     std_logic ;                                     -- CLK_25.
307      data_out                   : OUT    std_logic_vector (63 DOWNTO 0);
308      addr_out                   : OUT    std_logic_vector (RAM_ADDR_WIDTH-1 DOWNTO 0);
309      dataRAM_write_ea_o         : OUT    std_logic_vector (0 DOWNTO 0) := "0";
310      ram_start_addr             : IN     std_logic_vector (RAM_ADDR_WIDTH-1 DOWNTO 0);
311      ram_write_ea               : IN     std_logic ;
312      ram_write_ready            : OUT    std_logic                     := '0';
313      roi_array                  : IN     roi_array_type ;
314      roi_max                    : IN     roi_max_type ;
315      sensor_array               : IN     sensor_array_type ;
316      sensor_ready               : IN     std_logic ;
317      dac_array                  : IN     dac_array_type ;
318      config_start               : IN     std_logic ;
319      config_done                : OUT    std_logic                     := '0';
320      -- EVT HEADER - part 1
321      package_length             : IN     std_logic_vector (15 DOWNTO 0);
322      pll_lock                   : IN     std_logic_vector ( 3 DOWNTO 0);
323      dwrite_enable_in           : IN     std_logic ;
324      denable_enable_in          : IN     std_logic ;
325      -- EVT HEADER - part 2  --> FTM trigger informaton, comes in late ...
326      -- during EVT header wrinting, this field is left out ... and only written into event header,
327      -- when the DRS chip were read out already.
328      FTM_RS485_ready            : IN     std_logic ;
329      FTM_trigger_info           : IN     std_logic_vector (55 DOWNTO 0);                 --7 byte
330      FTM_receiver_status        : IN     std_logic ;
331      -- EVT HEADER - part 3
332      fad_event_counter          : IN     std_logic_vector (31 DOWNTO 0);
333      refclk_counter             : IN     std_logic_vector (11 DOWNTO 0);
334      refclk_too_high            : IN     std_logic ;
335      refclk_too_low             : IN     std_logic ;
336      -- EVT HEADER - part 4
337      board_id                   : IN     std_logic_vector (3 DOWNTO 0);
338      crate_id                   : IN     std_logic_vector (1 DOWNTO 0);
339      DCM_PS_status              : IN     std_logic_vector (7 DOWNTO 0);
340      DCM_locked_status          : IN     std_logic ;
341      DCM_ready_status           : IN     std_logic ;
342      SPI_SCLK_enable_status     : IN     std_logic ;
343      TRG_GEN_div                : IN     std_logic_vector (15 DOWNTO 0);
344      -- EVT HEADER - part 5
345      dna                        : IN     std_logic_vector (63 DOWNTO 0);
346      -- EVT HEADER - part 6
347      runnumber                  : IN     std_logic_vector (31 DOWNTO 0);
348      timer_value                : IN     std_logic_vector (31 DOWNTO 0);                 -- time in units of 100us
349      hardware_trigger_in        : IN     std_logic ;
350      software_trigger_in        : IN     std_logic ;
351      adc_data_array             : IN     adc_data_array_type ;
352      adc_output_enable_inverted : OUT    std_logic                     := '1';
353      adc_clk_en                 : OUT    std_logic                     := '0';
354      adc_otr                    : IN     std_logic_vector (3 DOWNTO 0);
355      drs_channel_id             : OUT    std_logic_vector (3 DOWNTO 0) := (others => '0');
356      --drs_dwrite : out std_logic := '1';
357      drs_readout_ready          : OUT    std_logic                     := '0';
358      drs_readout_ready_ack      : IN     std_logic ;
359      drs_clk_en                 : OUT    std_logic                     := '0';
360      start_read_drs_stop_cell   : OUT    std_logic                     := '0';
361      drs_srin_write_8b          : OUT    std_logic                     := '0';
362      drs_srin_write_ack         : IN     std_logic ;
363      drs_srin_data              : OUT    std_logic_vector (7 DOWNTO 0) := (others => '0');
364      drs_srin_write_ready       : IN     std_logic ;
365      drs_read_s_cell_ready      : IN     std_logic ;
366      drs_s_cell_array           : IN     drs_s_cell_array_type ;
367      drs_readout_started        : OUT    std_logic                     := '0';
368      trigger_veto               : OUT    std_logic                     := '1'
369   );
370   END COMPONENT;
371   COMPONENT dna_gen
372   PORT (
373      clk   : IN     STD_LOGIC ;
374      dna   : OUT    STD_LOGIC_VECTOR (63 DOWNTO 0) := (others => '0');
375      ready : OUT    STD_LOGIC                      := '0'
376   );
377   END COMPONENT;
378   COMPONENT drs_pulser
379   PORT (
380      CLK                      : IN     std_logic;
381      SROUT_in_0               : IN     std_logic;
382      SROUT_in_1               : IN     std_logic;
383      SROUT_in_2               : IN     std_logic;
384      SROUT_in_3               : IN     std_logic;
385      srin_data                : IN     std_logic_vector (7 DOWNTO 0);
386      start_endless_mode       : IN     std_logic;
387      start_read_stop_pos_mode : IN     std_logic;
388      start_srin_write_8b      : IN     std_logic;
389      RSRLOAD                  : OUT    std_logic  := '0';
390      SRCLK                    : OUT    std_logic  := '0';
391      SRIN_out                 : OUT    std_logic  := '0';
392      srin_write_ack           : OUT    std_logic  := '0';
393      srin_write_ready         : OUT    std_logic  := '0';
394      stop_pos                 : OUT    drs_s_cell_array_type;
395      stop_pos_valid           : OUT    std_logic  := '0'
396   );
397   END COMPONENT;
398   COMPONENT led_controller
399   GENERIC (
400      HEARTBEAT_PWM_DIVIDER : integer := 500;
401      WAITING_DIVIDER       : integer := 500000000
402   );
403   PORT (
404      CLK                    : IN     std_logic;
405      refclk_too_high        : IN     std_logic;
406      refclk_too_low         : IN     std_logic;
407      socks_connected        : IN     std_logic;
408      socks_waiting          : IN     std_logic;
409      trigger                : IN     std_logic;
410      additional_flasher_out : OUT    std_logic;
411      amber                  : OUT    std_logic;
412      green                  : OUT    std_logic;
413      red                    : OUT    std_logic
414   );
415   END COMPONENT;
416   COMPONENT memory_manager_2
417   GENERIC (
418      RAM_ADDR_WIDTH_64B : integer := 12;
419      RAM_ADDR_WIDTH_16B : integer := 14
420   );
421   PORT (
422      clk                    : IN     std_logic;
423      config_start           : IN     std_logic;
424      dg_config_done         : IN     std_logic;
425      ram_write_ready        : IN     std_logic;
426      roi_array              : IN     roi_array_type;
427      wiz_read_done          : IN     std_logic;
428      config_ready           : OUT    std_logic                                        := '1';
429      data_ram_empty         : OUT    std_logic;
430      dg_start_config        : OUT    std_logic                                        := '0';
431      package_length         : OUT    std_logic_vector (15 DOWNTO 0)                   := (others => '0');
432      ram_start_addr         : OUT    std_logic_vector (RAM_ADDR_WIDTH_64B-1 DOWNTO 0) := (others => '0');
433      ram_write_ea           : OUT    std_logic                                        := '0';
434      roi_max                : OUT    roi_max_type                                     := (others => conv_std_logic_vector (0, 11));
435      state                  : OUT    std_logic_vector (3 DOWNTO 0);
436      wiz_number_of_channels : OUT    std_logic_vector (3 DOWNTO 0)                    := (others => '0');
437      wiz_ram_start_addr     : OUT    std_logic_vector (RAM_ADDR_WIDTH_16B-1 DOWNTO 0) := (others => '0');
438      wiz_write_ea           : OUT    std_logic                                        := '0';
439      wiz_write_end          : OUT    std_logic                                        := '0';
440      wiz_write_header       : OUT    std_logic                                        := '0';
441      wiz_write_length       : OUT    std_logic_vector (16 DOWNTO 0)                   := (others => '0')
442   );
443   END COMPONENT;
444   COMPONENT spi_interface
445   PORT (
446      clk_50MHz         : IN     std_logic ;
447      config_start      : IN     std_logic ;
448      dac_array         : IN     dac_array_type ;
449      sclk_enable_i     : IN     std_logic ;
450      config_ready      : OUT    std_logic ;
451      current_dac_array : OUT    dac_array_type  := ( others => 0);
452      dac_cs            : OUT    std_logic ;
453      mosi              : OUT    std_logic       := '0';
454      sclk              : OUT    std_logic ;
455      sensor_array      : OUT    sensor_array_type ;
456      sensor_cs         : OUT    std_logic_vector (3 DOWNTO 0);
457      sensor_ready      : OUT    std_logic ;
458      miso              : INOUT  std_logic 
459   );
460   END COMPONENT;
461   COMPONENT timer
462   GENERIC (
463      TIMER_WIDTH : integer := 32;
464      PRESCALER   : integer := 5000
465   );
466   PORT (
467      clk           : IN     std_logic;
468      enable_i      : IN     std_logic;
469      reset_synch_i : IN     std_logic;
470      synch_i       : IN     std_logic;
471      synched_o     : OUT    std_logic  := '0';
472      time_o        : OUT    std_logic_vector ( TIMER_WIDTH-1 DOWNTO 0)
473   );
474   END COMPONENT;
475   COMPONENT trigger_counter
476   PORT (
477      trigger_id : OUT    std_logic_vector (31 DOWNTO 0);
478      trigger    : IN     std_logic ;
479      reset      : IN     std_logic ;
480      clk        : IN     std_logic 
481   );
482   END COMPONENT;
483   COMPONENT trigger_manager
484   PORT (
485      clk                   : IN     std_logic;
486      drs_readout_ready     : IN     std_logic;
487      trigger_in            : IN     std_logic;
488      drs_readout_ready_ack : OUT    std_logic  := '0';
489      drs_write             : OUT    std_logic  := '1';
490      trigger_out           : OUT    std_logic  := '0'
491   );
492   END COMPONENT;
493   COMPONENT w5300_modul
494   GENERIC (
495      RAM_ADDR_WIDTH : integer := 14
496   );
497   PORT (
498      state                         : OUT    std_logic_vector (7 DOWNTO 0);                                  -- state is encoded here ... useful for debugging.
499      debug_data_ram_empty          : OUT    std_logic ;
500      debug_data_valid              : OUT    std_logic ;
501      data_generator_idle_i         : IN     std_logic ;
502      socket_tx_free_out            : OUT    std_logic_vector (16 DOWNTO 0);                                 -- 17bit value .. that's true
503      clk                           : IN     std_logic ;
504      wiz_reset                     : OUT    std_logic                      := '1';
505      addr                          : OUT    std_logic_vector (9 DOWNTO 0);
506      data                          : INOUT  std_logic_vector (15 DOWNTO 0);
507      cs                            : OUT    std_logic                      := '1';
508      wr                            : OUT    std_logic                      := '1';
509      led                           : OUT    std_logic_vector (7 DOWNTO 0)  := (OTHERS => '0');
510      rd                            : OUT    std_logic                      := '1';
511      int                           : IN     std_logic ;
512      write_length                  : IN     std_logic_vector (16 DOWNTO 0);
513      ram_start_addr                : IN     std_logic_vector (RAM_ADDR_WIDTH-1 DOWNTO 0);
514      ram_data                      : IN     std_logic_vector (15 DOWNTO 0);
515      ram_addr                      : OUT    std_logic_vector (RAM_ADDR_WIDTH-1 DOWNTO 0);
516      data_valid                    : IN     std_logic ;
517      data_valid_ack                : OUT    std_logic                      := '0';
518      busy                          : OUT    std_logic                      := '1';
519      write_header_flag             : IN     std_logic ;
520      write_end_flag                : IN     std_logic ;
521      fifo_channels                 : IN     std_logic_vector (3 DOWNTO 0);
522      -- softtrigger:
523      s_trigger                     : OUT    std_logic                      := '0';
524      c_trigger_enable              : OUT    std_logic                      := '0';
525      c_trigger_mult                : OUT    std_logic_vector (15 DOWNTO 0) := conv_std_logic_vector(0 ,16); --subject TO changes
526      -- FAD configuration signals:
527      ------------------------------------------------------------------------------
528      memory_manager_config_start_o : OUT    std_logic                      := '0';
529      memory_manager_config_valid_i : IN     std_logic ;
530      spi_interface_config_start_o  : OUT    std_logic                      := '0';
531      spi_interface_config_valid_i  : IN     std_logic ;
532      --data_generator_config_start_o   : out std_logic := '0';
533      --data_generator_config_valid_i   : in std_logic;
534      dac_setting                   : OUT    dac_array_type                 := DEFAULT_DAC;                  --<<-- default defined in fad_definitions.vhd
535      roi_setting                   : OUT    roi_array_type                 := DEFAULT_ROI;                  --<<-- default defined in fad_definitions.vhd
536      runnumber                     : OUT    std_logic_vector (31 DOWNTO 0) := conv_std_logic_vector(0 ,32);
537      reset_trigger_id              : OUT    std_logic                      := '0';
538      data_ram_empty                : IN     std_logic ;
539      ------------------------------------------------------------------------------
540     
541      -- MAC/IP calculation signals:
542      ------------------------------------------------------------------------------
543      MAC_jumper                    : IN     std_logic_vector (1 DOWNTO 0);
544      BoardID                       : IN     std_logic_vector (3 DOWNTO 0);
545      CrateID                       : IN     std_logic_vector (1 DOWNTO 0);
546      ------------------------------------------------------------------------------
547     
548      -- user controllable enable signals
549      ------------------------------------------------------------------------------
550      trigger_enable                : OUT    std_logic ;
551      denable                       : OUT    std_logic                      := '0';                          -- default domino wave on. ... in case if REFCLK error ... REFCLK counter will override.
552      dwrite_enable                 : OUT    std_logic                      := '1';                          -- default DWRITE low.
553      sclk_enable                   : OUT    std_logic                      := '1';                          -- default DWRITE HIGH.
554      srclk_enable                  : OUT    std_logic                      := '1';                          -- default SRCLK on.
555      ------------------------------------------------------------------------------
556     
557      -- ADC CLK generator, is able to shift phase with respect to X_50M
558      -- these signals control the behavior of the digital clock manager (DCM)
559      ------------------------------------------------------------------------------
560      ps_direction                  : OUT    std_logic                      := '1';                          -- default phase shift upwards
561      ps_do_phase_shift             : OUT    std_logic                      := '0';                          --pulse this TO phase shift once
562      ps_reset                      : OUT    std_logic                      := '0';                          -- pulse this TO reset the variable phase shift
563      ps_ready                      : IN     std_logic ;
564      ------------------------------------------------------------------------------
565     
566      -- signals used to control FAD LED bahavior:
567      -- one of the three LEDs is used for com-status info
568      ------------------------------------------------------------------------------
569      socks_waiting                 : OUT    std_logic ;
570      socks_connected               : OUT    std_logic 
571      ------------------------------------------------------------------------------
572   );
573   END COMPONENT;
574
575   -- Optional embedded configurations
576   -- pragma synthesis_off
577   FOR ALL : FAD_rs485_receiver USE ENTITY FACT_FAD_lib.FAD_rs485_receiver;
578   FOR ALL : REFCLK_counter USE ENTITY FACT_FAD_lib.REFCLK_counter;
579   FOR ALL : adc_buffer USE ENTITY FACT_FAD_lib.adc_buffer;
580   FOR ALL : clock_generator_var_ps USE ENTITY FACT_FAD_lib.clock_generator_var_ps;
581   FOR ALL : continous_pulser USE ENTITY FACT_FAD_lib.continous_pulser;
582   FOR ALL : dataRAM_64b_16b_width14_5 USE ENTITY FACT_FAD_lib.dataRAM_64b_16b_width14_5;
583   FOR ALL : data_generator USE ENTITY FACT_FAD_lib.data_generator;
584   FOR ALL : dna_gen USE ENTITY FACT_FAD_lib.dna_gen;
585   FOR ALL : drs_pulser USE ENTITY FACT_FAD_lib.drs_pulser;
586   FOR ALL : led_controller USE ENTITY FACT_FAD_lib.led_controller;
587   FOR ALL : memory_manager_2 USE ENTITY FACT_FAD_lib.memory_manager_2;
588   FOR ALL : spi_interface USE ENTITY FACT_FAD_lib.spi_interface;
589   FOR ALL : timer USE ENTITY FACT_FAD_lib.timer;
590   FOR ALL : trigger_counter USE ENTITY FACT_FAD_lib.trigger_counter;
591   FOR ALL : trigger_manager USE ENTITY FACT_FAD_lib.trigger_manager;
592   FOR ALL : w5300_modul USE ENTITY FACT_FAD_lib.w5300_modul;
593   -- pragma synthesis_on
594
595
596BEGIN
597
598   -- ModuleWare code(v1.9) for instance 'I6' of 'and'
599   SRCLK <= SRCLK1 AND srclk_enable;
600
601   -- ModuleWare code(v1.9) for instance 'U_1' of 'and'
602   dout <= dout0 AND dout1 AND dout2 AND dout3;
603
604   -- ModuleWare code(v1.9) for instance 'U_4' of 'and'
605   dwrite_global_enable <= dwrite_enable_w5300 AND dout4;
606
607   -- ModuleWare code(v1.9) for instance 'and_1' of 'and'
608   ADC_CLK <= adc_clk_en AND CLK_25_PS_internal;
609
610   -- ModuleWare code(v1.9) for instance 'and_2' of 'and'
611   denable_sig <= denable_prim AND din1;
612
613   -- ModuleWare code(v1.9) for instance 'and_4' of 'and'
614   enabled_trigger_or_s_trigger <= trigger_or_s_trigger
615                                   AND trigger_enable;
616
617   -- ModuleWare code(v1.9) for instance 'and_5' of 'and'
618   drs_dwrite <= dwrite_trigger_manager AND dwrite_global_enable;
619
620   -- ModuleWare code(v1.9) for instance 'U_5' of 'assignment'
621   denable <= denable_sig;
622
623   -- ModuleWare code(v1.9) for instance 'U_6' of 'gnd'
624   software_trigger_in <= '0';
625
626   -- ModuleWare code(v1.9) for instance 'U_15' of 'gnd'
627   reset_synch_i <= '0';
628
629   -- ModuleWare code(v1.9) for instance 'inverter_1' of 'inv'
630   din1 <= NOT(alarm_refclk_too_low_internal);
631
632   -- ModuleWare code(v1.9) for instance 'inverter_2' of 'inv'
633   dout5 <= NOT(ram_write_ea);
634
635   -- ModuleWare code(v1.9) for instance 'U_2' of 'or'
636   dout4 <= dout OR I_really_want_dwrite;
637
638   -- ModuleWare code(v1.9) for instance 'or_1' of 'or'
639   s_trigger_or_cont_trigger <= s_trigger OR cont_trigger;
640
641   -- ModuleWare code(v1.9) for instance 'or_2' of 'or'
642   trigger_veto <= trigger_veto1 OR dout5;
643
644   -- ModuleWare code(v1.9) for instance 'or_5' of 'or'
645   trigger_or_s_trigger <= s_trigger_or_cont_trigger OR trigger;
646
647   -- ModuleWare code(v1.9) for instance 'U_0' of 'split'
648   mw_U_0temp_din <= plllock_in;
649   u_0combo_proc: PROCESS (mw_U_0temp_din)
650   VARIABLE temp_din: std_logic_vector(3 DOWNTO 0);
651   BEGIN
652      temp_din := mw_U_0temp_din(3 DOWNTO 0);
653      dout0 <= temp_din(0);
654      dout1 <= temp_din(1);
655      dout2 <= temp_din(2);
656      dout3 <= temp_din(3);
657   END PROCESS u_0combo_proc;
658
659   -- ModuleWare code(v1.9) for instance 'U_3' of 'vdd'
660   I_really_want_dwrite <= '1';
661
662   -- ModuleWare code(v1.9) for instance 'U_14' of 'vdd'
663   enable_i <= '1';
664
665   -- Instance port mappings.
666   U_7 : FAD_rs485_receiver
667      GENERIC MAP (
668         RX_BYTES => RS485_MESSAGE_LEN_BYTES,            -- no. of bytes to receive
669         RX_WIDTH => RS485_MESSAGE_LEN_BYTES * 8         -- no. of bits to receive
670      )
671      PORT MAP (
672         rec_clk             => CLK_50_internal,
673         rx_d                => FTM_RS485_rx_d,
674         rx_en               => FTM_RS485_rx_en,
675         tx_d                => FTM_RS485_tx_d,
676         tx_en               => FTM_RS485_tx_en,
677         rec_start           => drs_readout_started,
678         rec_timeout_occured => rec_timeout_occured,
679         rec_dout            => rs465_data,
680         rec_valid           => FTM_RS485_ready
681      );
682   REFCLK_counter_main : REFCLK_counter
683      PORT MAP (
684         clk                   => CLK_50_internal,
685         refclk_in             => drs_refclk_in,
686         counter_result        => counter_result_internal,
687         alarm_refclk_too_high => alarm_refclk_too_high_internal,
688         alarm_refclk_too_low  => alarm_refclk_too_low_internal
689      );
690   I_main_adc_buffer : adc_buffer
691      PORT MAP (
692         clk_ps             => CLK_25_PS_internal,
693         adc_data_array     => adc_data_array,
694         adc_otr_array      => adc_otr_array,
695         adc_data_array_int => adc_data_array_int,
696         adc_otr            => adc_otr
697      );
698   clock_generator_instance : clock_generator_var_ps
699      PORT MAP (
700         CLK             => CLK,
701         RST_IN          => ps_reset,
702         direction       => ps_direction,
703         do_shift        => ps_do_phase_shift,
704         CLK_25          => CLK_25,
705         CLK_25_PS       => CLK_25_PS_internal,
706         CLK_50          => CLK_50_internal,
707         locked_status_o => DCM_locked_status,
708         offset          => DCM_PS_status,
709         ready_status_o  => DCM_ready_status
710      );
711   continous_pulser_instance : continous_pulser
712      GENERIC MAP (
713         MINIMAL_TRIGGER_WAIT_TIME => 25000,
714         TRIGGER_WIDTH             => 5
715      )
716      PORT MAP (
717         CLK        => CLK_25,
718         enable     => c_trigger_enable,
719         multiplier => c_trigger_mult,
720         trigger    => cont_trigger
721      );
722   dataRAM_instance : dataRAM_64b_16b_width14_5
723      PORT MAP (
724         clka  => CLK_25,
725         dina  => data_out,
726         addra => addr_out,
727         wea   => write_ea,
728         clkb  => CLK_50_internal,
729         addrb => ram_addr,
730         doutb => ram_data
731      );
732   I_main_data_generator : data_generator
733      GENERIC MAP (
734         RAM_ADDR_WIDTH => RAMADDRWIDTH64b
735      )
736      PORT MAP (
737         state                      => DG_state,
738         is_idle                    => is_idle,
739         clk                        => CLK_25,
740         data_out                   => data_out,
741         addr_out                   => addr_out,
742         dataRAM_write_ea_o         => write_ea,
743         ram_start_addr             => ram_start_addr,
744         ram_write_ea               => ram_write_ea,
745         ram_write_ready            => ram_write_ready,
746         roi_array                  => roi_setting,
747         roi_max                    => roi_max,
748         sensor_array               => sensor_array,
749         sensor_ready               => sensor_ready,
750         dac_array                  => current_dac_array,
751         config_start               => dg_start_config,
752         config_done                => dg_config_done,
753         package_length             => package_length,
754         pll_lock                   => plllock_in,
755         dwrite_enable_in           => dwrite_enable_w5300,
756         denable_enable_in          => denable_sig,
757         FTM_RS485_ready            => FTM_RS485_ready,
758         FTM_trigger_info           => rs465_data,
759         FTM_receiver_status        => rec_timeout_occured,
760         fad_event_counter          => trigger_id,
761         refclk_counter             => counter_result_internal,
762         refclk_too_high            => alarm_refclk_too_high_internal,
763         refclk_too_low             => alarm_refclk_too_low_internal,
764         board_id                   => board_id,
765         crate_id                   => crate_id,
766         DCM_PS_status              => DCM_PS_status,
767         DCM_locked_status          => DCM_locked_status,
768         DCM_ready_status           => DCM_ready_status,
769         SPI_SCLK_enable_status     => sclk_enable,
770         TRG_GEN_div                => c_trigger_mult,
771         dna                        => dna,
772         runnumber                  => runnumber,
773         timer_value                => time,
774         hardware_trigger_in        => trigger_out,
775         software_trigger_in        => software_trigger_in,
776         adc_data_array             => adc_data_array_int,
777         adc_output_enable_inverted => adc_oeb,
778         adc_clk_en                 => adc_clk_en,
779         adc_otr                    => adc_otr,
780         drs_channel_id             => drs_channel_id,
781         drs_readout_ready          => drs_readout_ready,
782         drs_readout_ready_ack      => drs_readout_ready_ack,
783         drs_clk_en                 => drs_clk_en,
784         start_read_drs_stop_cell   => drs_read_s_cell,
785         drs_srin_write_8b          => start_srin_write_8b,
786         drs_srin_write_ack         => srin_write_ack,
787         drs_srin_data              => drs_srin_data,
788         drs_srin_write_ready       => srin_write_ready,
789         drs_read_s_cell_ready      => drs_read_s_cell_ready,
790         drs_s_cell_array           => drs_s_cell_array,
791         drs_readout_started        => drs_readout_started,
792         trigger_veto               => trigger_veto1
793      );
794   dna_gen_instance : dna_gen
795      PORT MAP (
796         clk   => CLK_25,
797         dna   => dna,
798         ready => ready
799      );
800   I_main_drs_pulser : drs_pulser
801      PORT MAP (
802         CLK                      => CLK_25,
803         start_endless_mode       => drs_clk_en,
804         start_read_stop_pos_mode => drs_read_s_cell,
805         SROUT_in_0               => SROUT_in_0,
806         SROUT_in_1               => SROUT_in_1,
807         SROUT_in_2               => SROUT_in_2,
808         SROUT_in_3               => SROUT_in_3,
809         stop_pos                 => drs_s_cell_array,
810         stop_pos_valid           => drs_read_s_cell_ready,
811         start_srin_write_8b      => start_srin_write_8b,
812         srin_write_ready         => srin_write_ready,
813         srin_write_ack           => srin_write_ack,
814         srin_data                => drs_srin_data,
815         SRIN_out                 => SRIN_out,
816         RSRLOAD                  => RSRLOAD,
817         SRCLK                    => SRCLK1
818      );
819   led_controller_instance : led_controller
820      GENERIC MAP (
821         HEARTBEAT_PWM_DIVIDER => 50000,
822         WAITING_DIVIDER       => 50000000
823      )
824      PORT MAP (
825         CLK                    => CLK_50_internal,
826         green                  => green,
827         amber                  => amber,
828         red                    => red,
829         additional_flasher_out => OPEN,
830         trigger                => drs_readout_started,
831         refclk_too_high        => alarm_refclk_too_high_internal,
832         refclk_too_low         => alarm_refclk_too_low_internal,
833         socks_waiting          => socks_waiting,
834         socks_connected        => socks_connected
835      );
836   Inst_memory_manager_2 : memory_manager_2
837      GENERIC MAP (
838         RAM_ADDR_WIDTH_64B => RAMADDRWIDTH64b,
839         RAM_ADDR_WIDTH_16B => RAMADDRWIDTH64b+2
840      )
841      PORT MAP (
842         state                  => mem_manager_state,
843         clk                    => CLK_25,
844         config_start           => memory_manager_config_start,
845         config_ready           => memory_manager_config_valid,
846         roi_array              => roi_setting,
847         roi_max                => roi_max,
848         package_length         => package_length,
849         wiz_number_of_channels => wiz_number_of_channels,
850         dg_start_config        => dg_start_config,
851         dg_config_done         => dg_config_done,
852         ram_write_ready        => ram_write_ready,
853         ram_write_ea           => ram_write_ea,
854         ram_start_addr         => ram_start_addr,
855         wiz_read_done          => data_valid_ack,
856         wiz_write_ea           => wiz_write_ea,
857         wiz_write_length       => wiz_write_length,
858         wiz_ram_start_addr     => wiz_ram_start_addr,
859         wiz_write_header       => wiz_write_header,
860         wiz_write_end          => wiz_write_end,
861         data_ram_empty         => data_ram_empty
862      );
863   I_main_SPI_interface : spi_interface
864      PORT MAP (
865         clk_50MHz         => CLK_50_internal,
866         config_start      => spi_interface_config_start,
867         dac_array         => dac_setting,
868         sclk_enable_i     => sclk_enable,
869         config_ready      => spi_interface_config_valid,
870         current_dac_array => current_dac_array,
871         dac_cs            => dac_cs,
872         mosi              => mosi,
873         sclk              => sclk,
874         sensor_array      => sensor_array,
875         sensor_cs         => sensor_cs,
876         sensor_ready      => sensor_ready,
877         miso              => sio
878      );
879   timer_instance : timer
880      GENERIC MAP (
881         TIMER_WIDTH => 32,
882         PRESCALER   => 5000
883      )
884      PORT MAP (
885         clk           => CLK_50_internal,
886         time_o        => time,
887         synch_i       => trigger_out,
888         synched_o     => OPEN,
889         reset_synch_i => reset_synch_i,
890         enable_i      => enable_i
891      );
892   trigger_counter_instance : trigger_counter
893      PORT MAP (
894         trigger_id => trigger_id,
895         trigger    => trigger_out,
896         reset      => reset_trigger_id,
897         clk        => CLK_25_PS_internal
898      );
899   trigger_manager_instance : trigger_manager
900      PORT MAP (
901         clk                   => CLK_25,
902         trigger_in            => enabled_trigger_or_s_trigger,
903         trigger_out           => trigger_out,
904         drs_write             => dwrite_trigger_manager,
905         drs_readout_ready     => drs_readout_ready,
906         drs_readout_ready_ack => drs_readout_ready_ack
907      );
908   w5300_modul_instance : w5300_modul
909      GENERIC MAP (
910         RAM_ADDR_WIDTH => RAMADDRWIDTH64b+2
911      )
912      PORT MAP (
913         state                         => w5300_state,
914         debug_data_ram_empty          => debug_data_ram_empty,
915         debug_data_valid              => debug_data_valid,
916         data_generator_idle_i         => is_idle,
917         socket_tx_free_out            => socket_tx_free_out,
918         clk                           => CLK_50_internal,
919         wiz_reset                     => wiz_reset,
920         addr                          => wiz_addr,
921         data                          => wiz_data,
922         cs                            => wiz_cs,
923         wr                            => wiz_wr,
924         led                           => led,
925         rd                            => wiz_rd,
926         int                           => wiz_int,
927         write_length                  => wiz_write_length,
928         ram_start_addr                => wiz_ram_start_addr,
929         ram_data                      => ram_data,
930         ram_addr                      => ram_addr,
931         data_valid                    => wiz_write_ea,
932         data_valid_ack                => data_valid_ack,
933         busy                          => OPEN,
934         write_header_flag             => wiz_write_header,
935         write_end_flag                => wiz_write_end,
936         fifo_channels                 => wiz_number_of_channels,
937         s_trigger                     => s_trigger,
938         c_trigger_enable              => c_trigger_enable,
939         c_trigger_mult                => c_trigger_mult,
940         memory_manager_config_start_o => memory_manager_config_start,
941         memory_manager_config_valid_i => memory_manager_config_valid,
942         spi_interface_config_start_o  => spi_interface_config_start,
943         spi_interface_config_valid_i  => spi_interface_config_valid,
944         dac_setting                   => dac_setting,
945         roi_setting                   => roi_setting,
946         runnumber                     => runnumber,
947         reset_trigger_id              => reset_trigger_id,
948         data_ram_empty                => data_ram_empty,
949         MAC_jumper                    => D_T_in,
950         BoardID                       => board_id,
951         CrateID                       => crate_id,
952         trigger_enable                => trigger_enable,
953         denable                       => denable_prim,
954         dwrite_enable                 => dwrite_enable_w5300,
955         sclk_enable                   => sclk_enable,
956         srclk_enable                  => srclk_enable,
957         ps_direction                  => ps_direction,
958         ps_do_phase_shift             => ps_do_phase_shift,
959         ps_reset                      => ps_reset,
960         ps_ready                      => DCM_ready_status,
961         socks_waiting                 => socks_waiting,
962         socks_connected               => socks_connected
963      );
964
965   -- Implicit buffered output assignments
966   CLK_25_PS             <= CLK_25_PS_internal;
967   CLK_50                <= CLK_50_internal;
968   alarm_refclk_too_high <= alarm_refclk_too_high_internal;
969   alarm_refclk_too_low  <= alarm_refclk_too_low_internal;
970   counter_result        <= counter_result_internal;
971
972END struct;
Note: See TracBrowser for help on using the repository browser.