source: firmware/FAD/FACT_FAD_20MHz_VAR_PS/FACT_FAD_lib/hdl/fad_main_struct.vhd @ 11122

Last change on this file since 11122 was 11122, checked in by neise, 8 years ago
Firmware version v0202 LEDs show: busy and w5300_reset DISCON after W5300 interrupt with 2s timeout MM-reconf after w5300 interrupt single software triggers are alwazs active see details in the eLOG
File size: 48.9 KB
Line 
1-- VHDL Entity FACT_FAD_lib.FAD_main.symbol
2--
3-- Created:
4--          by - daqct3.UNKNOWN (IHP110)
5--          at - 21:52:13 22.06.2011
6--
7-- Generated by Mentor Graphics' HDL Designer(TM) 2009.1 (Build 12)
8--
9LIBRARY ieee;
10USE ieee.std_logic_1164.all;
11USE ieee.std_logic_arith.all;
12LIBRARY FACT_FAD_lib;
13USE FACT_FAD_lib.fad_definitions.all;
14
15ENTITY FAD_main IS
16   GENERIC( 
17      RAMADDRWIDTH64b : integer := 12
18   );
19   PORT( 
20      CLK                   : IN     std_logic;
21      D_T_in                : IN     std_logic_vector (1 DOWNTO 0);
22      FTM_RS485_rx_d        : IN     std_logic;
23      SROUT_in_0            : IN     std_logic;
24      SROUT_in_1            : IN     std_logic;
25      SROUT_in_2            : IN     std_logic;
26      SROUT_in_3            : IN     std_logic;
27      adc_data_array        : IN     adc_data_array_type;
28      adc_otr_array         : IN     std_logic_vector (3 DOWNTO 0);
29      board_id              : IN     std_logic_vector (3 DOWNTO 0);
30      crate_id              : IN     std_logic_vector (1 DOWNTO 0);
31      drs_refclk_in         : IN     std_logic;                                         -- used to check if DRS REFCLK exsists, if not DENABLE inhibit
32      plllock_in            : IN     std_logic_vector (3 DOWNTO 0);                     -- high level, if dominowave is running and DRS PLL locked
33      trigger               : IN     std_logic;
34      wiz_int               : IN     std_logic;
35      ADC_CLK               : OUT    std_logic;
36      CLK_25_PS             : OUT    std_logic;
37      CLK_50                : OUT    std_logic;
38      -- for debugging
39      DG_state              : OUT    std_logic_vector (7 DOWNTO 0);
40      FTM_RS485_rx_en       : OUT    std_logic;
41      FTM_RS485_tx_d        : OUT    std_logic;
42      FTM_RS485_tx_en       : OUT    std_logic;
43      RSRLOAD               : OUT    std_logic                     := '0';
44      SRCLK                 : OUT    std_logic                     := '0';
45      SRIN_out              : OUT    std_logic                     := '0';
46      adc_oeb               : OUT    std_logic                     := '1';
47      alarm_refclk_too_high : OUT    std_logic;
48      alarm_refclk_too_low  : OUT    std_logic;
49      amber                 : OUT    std_logic;
50      counter_result        : OUT    std_logic_vector (11 DOWNTO 0);
51      dac_cs                : OUT    std_logic;
52      debug_data_ram_empty  : OUT    std_logic;
53      debug_data_valid      : OUT    std_logic;
54      denable               : OUT    std_logic                     := '0';              -- default domino wave off
55      drs_channel_id        : OUT    std_logic_vector (3 DOWNTO 0) := (others => '0');
56      drs_dwrite            : OUT    std_logic                     := '1';
57      green                 : OUT    std_logic;
58      led                   : OUT    std_logic_vector (7 DOWNTO 0) := (OTHERS => '0');
59      mem_manager_state     : OUT    std_logic_vector (3 DOWNTO 0);                     -- state is encoded here ... useful for debugging.
60      mosi                  : OUT    std_logic                     := '0';
61      red                   : OUT    std_logic;
62      sclk                  : OUT    std_logic;
63      sensor_cs             : OUT    std_logic_vector (3 DOWNTO 0);
64      socket_tx_free_out    : OUT    std_logic_vector (16 DOWNTO 0);                    -- 17bit value .. that's true
65      trigger_veto          : OUT    std_logic                     := '1';
66      w5300_state           : OUT    std_logic_vector (7 DOWNTO 0);                     -- state is encoded here ... useful for debugging.
67      wiz_addr              : OUT    std_logic_vector (9 DOWNTO 0);
68      wiz_cs                : OUT    std_logic                     := '1';
69      wiz_rd                : OUT    std_logic                     := '1';
70      wiz_reset             : OUT    std_logic                     := '1';
71      wiz_wr                : OUT    std_logic                     := '1';
72      sio                   : INOUT  std_logic;
73      wiz_data              : INOUT  std_logic_vector (15 DOWNTO 0)
74   );
75
76-- Declarations
77
78END FAD_main ;
79
80--
81-- VHDL Architecture FACT_FAD_lib.FAD_main.struct
82--
83-- Created:
84--          by - daqct3.UNKNOWN (IHP110)
85--          at - 21:52:14 22.06.2011
86--
87-- Generated by Mentor Graphics' HDL Designer(TM) 2009.1 (Build 12)
88--
89library ieee;
90use ieee.std_logic_1164.all;
91use IEEE.STD_LOGIC_ARITH.all;
92use ieee.STD_LOGIC_UNSIGNED.all;
93
94library fact_fad_lib;
95use fact_fad_lib.fad_definitions.all;
96
97library UNISIM;
98--use UNISIM.VComponents.all;
99USE IEEE.NUMERIC_STD.all;
100USE IEEE.std_logic_signed.all;
101USE fact_fad_lib.fad_rs485_constants.all;
102LIBRARY hds_package_library;
103USE hds_package_library.random_generators.all;
104
105LIBRARY FACT_FAD_lib;
106
107ARCHITECTURE struct OF FAD_main IS
108
109   -- Architecture declarations
110
111   -- Internal signal declarations
112   SIGNAL CLK_25                       : std_logic;
113   SIGNAL DCM_PS_status                : std_logic_vector(7 DOWNTO 0)                 := (OTHERS => '0');
114   SIGNAL DCM_locked_status            : std_logic;
115   SIGNAL DCM_ready_status             : std_logic;
116   --
117
118-- EVT HEADER - part 2  --> FTM trigger informaton, comes in late ...
119-- during EVT header wrinting, this field is left out ... and only written into event header,
120-- when the DRS chip were read out already.
121   SIGNAL FTM_RS485_ready              : std_logic;
122   SIGNAL I_really_want_dwrite         : STD_LOGIC;
123   SIGNAL SRCLK1                       : std_logic                                    := '0';
124   SIGNAL adc_clk_en                   : std_logic;
125   SIGNAL adc_data_array_int           : adc_data_array_type;
126   SIGNAL adc_otr                      : std_logic_vector(3 DOWNTO 0);
127   SIGNAL addr_out                     : std_logic_vector(RAMADDRWIDTH64b-1 DOWNTO 0);
128   SIGNAL c_trigger_enable             : std_logic                                    := '0';
129   SIGNAL c_trigger_mult               : std_logic_vector(15 DOWNTO 0);
130   SIGNAL cont_trigger                 : std_logic;
131   SIGNAL current_dac_array            : dac_array_type                               := ( others => 0);
132   SIGNAL dac_setting                  : dac_array_type                               := DEFAULT_DAC;        --<<-- default defined in fad_definitions.vhd
133   SIGNAL data_out                     : std_logic_vector(63 DOWNTO 0);
134   SIGNAL data_ram_empty               : std_logic;
135   SIGNAL data_valid_ack               : std_logic                                    := '0';
136   SIGNAL denable_prim                 : std_logic                                    := '0';                -- default domino wave off
137   SIGNAL denable_sig                  : std_logic                                    := '0';                -- default domino wave off
138   SIGNAL dg_config_done               : std_logic;
139   SIGNAL dg_start_config              : std_logic                                    := '0';
140   SIGNAL din1                         : std_logic                                    := '0';                -- default domino wave off
141   SIGNAL dna                          : STD_LOGIC_VECTOR(63 DOWNTO 0)                := (others => '0');
142   SIGNAL dout                         : STD_LOGIC;
143   SIGNAL dout0                        : STD_LOGIC;
144   SIGNAL dout1                        : STD_LOGIC;
145   SIGNAL dout2                        : STD_LOGIC;
146   SIGNAL dout3                        : STD_LOGIC;
147   SIGNAL dout4                        : STD_LOGIC;
148   SIGNAL dout5                        : std_logic;
149   SIGNAL dout6                        : std_logic;
150   SIGNAL drs_clk_en                   : std_logic                                    := '0';
151   SIGNAL drs_read_s_cell              : std_logic                                    := '0';
152   SIGNAL drs_read_s_cell_ready        : std_logic;
153   -- --
154--      drs_dwrite : out std_logic := '1';
155   SIGNAL drs_readout_ready            : std_logic                                    := '0';
156   SIGNAL drs_readout_ready_ack        : std_logic;
157   SIGNAL drs_readout_started          : std_logic;
158   SIGNAL drs_s_cell_array             : drs_s_cell_array_type;
159   SIGNAL drs_srin_data                : std_logic_vector(7 DOWNTO 0)                 := (others => '0');
160   SIGNAL dwrite_enable_w5300          : std_logic                                    := '1';
161   SIGNAL dwrite_global_enable         : std_logic                                    := '1';
162   SIGNAL dwrite_trigger_manager       : std_logic                                    := '1';
163   SIGNAL enable_i                     : std_logic;
164   SIGNAL enabled_trigger_or_s_trigger : std_logic;
165   SIGNAL is_idle                      : std_logic;
166   SIGNAL memory_manager_config_start  : std_logic                                    := '0';
167   SIGNAL memory_manager_config_valid  : std_logic;
168   SIGNAL package_length               : std_logic_vector(15 DOWNTO 0);
169   SIGNAL ps_direction                 : std_logic                                    := '1';                -- default phase shift upwards
170   SIGNAL ps_do_phase_shift            : std_logic                                    := '0';                --pulse this to phase shift once
171   SIGNAL ps_reset                     : std_logic                                    := '0';                -- pulse this to reset the variable phase shift
172   SIGNAL ram_addr                     : std_logic_vector(RAMADDRWIDTH64b+1 DOWNTO 0);
173   SIGNAL ram_data                     : std_logic_vector(15 DOWNTO 0);
174   SIGNAL ram_start_addr               : std_logic_vector(RAMADDRWIDTH64b-1 DOWNTO 0);
175   SIGNAL ram_write_ea                 : std_logic;
176   SIGNAL ram_write_ready              : std_logic                                    := '0';
177   SIGNAL ready                        : STD_LOGIC                                    := '0';
178   SIGNAL rec_timeout_occured          : std_logic                                    := '0';
179   SIGNAL reset_synch_i                : std_logic;
180   SIGNAL reset_trigger_id             : std_logic                                    := '0';
181   SIGNAL roi_max                      : roi_max_type;
182   SIGNAL roi_setting                  : roi_array_type;
183   SIGNAL rs465_data                   : std_logic_vector(55 DOWNTO 0);                                      --7 byte
184   -- EVT HEADER - part 6
185   SIGNAL runnumber                    : std_logic_vector(31 DOWNTO 0);
186   SIGNAL s_trigger                    : std_logic;
187   SIGNAL sclk_enable                  : std_logic;
188   SIGNAL sensor_array                 : sensor_array_type;
189   SIGNAL sensor_ready                 : std_logic;
190   SIGNAL socks_connected              : std_logic;
191   SIGNAL socks_waiting                : std_logic;
192   SIGNAL software_trigger_in          : std_logic;
193   SIGNAL spi_interface_config_start   : std_logic                                    := '0';
194   SIGNAL spi_interface_config_valid   : std_logic;
195   SIGNAL srclk_enable                 : std_logic                                    := '0';
196   SIGNAL srin_write_ack               : std_logic                                    := '0';
197   SIGNAL srin_write_ready             : std_logic                                    := '0';
198   SIGNAL start_srin_write_8b          : std_logic;
199   SIGNAL time                         : std_logic_vector(31 DOWNTO 0);
200   SIGNAL trig_veto                    : std_logic;
201   SIGNAL trigger_enable               : std_logic;
202   SIGNAL trigger_id                   : std_logic_vector(31 DOWNTO 0);
203   SIGNAL trigger_or_s_trigger         : std_logic;
204   SIGNAL trigger_out                  : std_logic;
205   SIGNAL trigger_veto1                : std_logic                                    := '1';
206   SIGNAL wiz_number_of_channels       : std_logic_vector(3 DOWNTO 0)                 := (others => '0');
207   SIGNAL wiz_ram_start_addr           : std_logic_vector(RAMADDRWIDTH64b+1 DOWNTO 0) := (others => '0');
208   SIGNAL wiz_reset_sig                : std_logic                                    := '1';
209   SIGNAL wiz_write_ea                 : std_logic                                    := '0';
210   SIGNAL wiz_write_end                : std_logic                                    := '0';
211   SIGNAL wiz_write_header             : std_logic                                    := '0';
212   SIGNAL wiz_write_length             : std_logic_vector(16 DOWNTO 0)                := (others => '0');
213   SIGNAL write_ea                     : std_logic_vector(0 DOWNTO 0)                 := "0";
214
215   -- Implicit buffer signal declarations
216   SIGNAL CLK_25_PS_internal             : std_logic;
217   SIGNAL CLK_50_internal                : std_logic;
218   SIGNAL alarm_refclk_too_high_internal : std_logic;
219   SIGNAL alarm_refclk_too_low_internal  : std_logic;
220   SIGNAL counter_result_internal        : std_logic_vector (11 DOWNTO 0);
221
222
223   -- ModuleWare signal declarations(v1.9) for instance 'U_0' of 'split'
224   SIGNAL mw_U_0temp_din : std_logic_vector(3 DOWNTO 0);
225
226   -- Component Declarations
227   COMPONENT FAD_rs485_receiver
228   GENERIC (
229      -- defined in fad_rs485_definitions.fad_rs485_constants
230      RX_BYTES : integer := RS485_MESSAGE_LEN_BYTES;         -- no. of bytes to receive
231      RX_WIDTH : integer := RS485_MESSAGE_LEN_BYTES * 8      -- no. of bits to receive
232   );
233   PORT (
234      rec_clk             : IN     std_logic;
235      rec_start           : IN     std_logic;
236      rx_d                : IN     std_logic;
237      rec_dout            : OUT    std_logic_vector (RX_WIDTH - 1 DOWNTO 0) := (others => '0');
238      rec_timeout_occured : OUT    std_logic                                := '0';
239      rec_valid           : OUT    std_logic                                := '0';
240      rx_en               : OUT    std_logic;
241      tx_d                : OUT    std_logic;
242      tx_en               : OUT    std_logic
243   );
244   END COMPONENT;
245   COMPONENT REFCLK_counter
246   PORT (
247      clk                   : IN     std_logic;
248      refclk_in             : IN     std_logic;
249      alarm_refclk_too_high : OUT    std_logic                      := '0';
250      alarm_refclk_too_low  : OUT    std_logic                      := '0';
251      counter_result        : OUT    std_logic_vector (11 DOWNTO 0) := (others => '0')
252   );
253   END COMPONENT;
254   COMPONENT adc_buffer
255   PORT (
256      adc_data_array     : IN     adc_data_array_type;
257      adc_otr_array      : IN     std_logic_vector (3 DOWNTO 0);
258      clk_ps             : IN     std_logic;
259      adc_data_array_int : OUT    adc_data_array_type;
260      adc_otr            : OUT    std_logic_vector (3 DOWNTO 0)
261   );
262   END COMPONENT;
263   COMPONENT clock_generator_var_ps
264   PORT (
265      CLK             : IN     std_logic ;
266      RST_IN          : IN     std_logic ;
267      direction       : IN     std_logic ;
268      do_shift        : IN     std_logic ;
269      CLK_25          : OUT    std_logic ;
270      CLK_25_PS       : OUT    std_logic ;
271      CLK_50          : OUT    std_logic ;
272      locked_status_o : OUT    std_logic ;
273      offset          : OUT    std_logic_vector (7 DOWNTO 0) := (OTHERS => '0');
274      ready_status_o  : OUT    std_logic 
275   );
276   END COMPONENT;
277   COMPONENT continous_pulser
278   GENERIC (
279      MINIMAL_TRIGGER_WAIT_TIME : integer := 250000;
280      TRIGGER_WIDTH             : integer := 5
281   );
282   PORT (
283      CLK        : IN     std_logic;
284      enable     : IN     std_logic;
285      multiplier : IN     std_logic_vector (15 DOWNTO 0);
286      trigger    : OUT    std_logic
287   );
288   END COMPONENT;
289   COMPONENT dataRAM_64b_16b_width14_5
290   PORT (
291      clka  : IN     std_logic ;
292      dina  : IN     std_logic_VECTOR (63 DOWNTO 0);
293      addra : IN     std_logic_VECTOR (14 DOWNTO 0);
294      wea   : IN     std_logic_VECTOR (0 DOWNTO 0);
295      clkb  : IN     std_logic ;
296      addrb : IN     std_logic_VECTOR (16 DOWNTO 0);
297      doutb : OUT    std_logic_VECTOR (15 DOWNTO 0)
298   );
299   END COMPONENT;
300   COMPONENT data_generator
301   GENERIC (
302      RAM_ADDR_WIDTH : integer := 12
303   );
304   PORT (
305      -- for debugging
306      state                      : OUT    std_logic_vector (7 DOWNTO 0);
307      is_idle                    : OUT    std_logic ;
308      clk                        : IN     std_logic ;                                     -- CLK_25.
309      data_out                   : OUT    std_logic_vector (63 DOWNTO 0);
310      addr_out                   : OUT    std_logic_vector (RAM_ADDR_WIDTH-1 DOWNTO 0);
311      dataRAM_write_ea_o         : OUT    std_logic_vector (0 DOWNTO 0) := "0";
312      ram_start_addr             : IN     std_logic_vector (RAM_ADDR_WIDTH-1 DOWNTO 0);
313      ram_write_ea               : IN     std_logic ;
314      ram_write_ready            : OUT    std_logic                     := '0';
315      roi_array                  : IN     roi_array_type ;
316      roi_max                    : IN     roi_max_type ;
317      sensor_array               : IN     sensor_array_type ;
318      sensor_ready               : IN     std_logic ;
319      dac_array                  : IN     dac_array_type ;
320      config_start               : IN     std_logic ;
321      config_done                : OUT    std_logic                     := '0';
322      -- EVT HEADER - part 1
323      package_length             : IN     std_logic_vector (15 DOWNTO 0);
324      pll_lock                   : IN     std_logic_vector ( 3 DOWNTO 0);
325      dwrite_enable_in           : IN     std_logic ;
326      denable_enable_in          : IN     std_logic ;
327      -- EVT HEADER - part 2  --> FTM trigger informaton, comes in late ...
328      -- during EVT header wrinting, this field is left out ... and only written into event header,
329      -- when the DRS chip were read out already.
330      FTM_RS485_ready            : IN     std_logic ;
331      FTM_trigger_info           : IN     std_logic_vector (55 DOWNTO 0);                 --7 byte
332      FTM_receiver_status        : IN     std_logic ;
333      -- EVT HEADER - part 3
334      fad_event_counter          : IN     std_logic_vector (31 DOWNTO 0);
335      refclk_counter             : IN     std_logic_vector (11 DOWNTO 0);
336      refclk_too_high            : IN     std_logic ;
337      refclk_too_low             : IN     std_logic ;
338      -- EVT HEADER - part 4
339      board_id                   : IN     std_logic_vector (3 DOWNTO 0);
340      crate_id                   : IN     std_logic_vector (1 DOWNTO 0);
341      DCM_PS_status              : IN     std_logic_vector (7 DOWNTO 0);
342      DCM_locked_status          : IN     std_logic ;
343      DCM_ready_status           : IN     std_logic ;
344      SPI_SCLK_enable_status     : IN     std_logic ;
345      TRG_GEN_div                : IN     std_logic_vector (15 DOWNTO 0);
346      -- EVT HEADER - part 5
347      dna                        : IN     std_logic_vector (63 DOWNTO 0);
348      -- EVT HEADER - part 6
349      runnumber                  : IN     std_logic_vector (31 DOWNTO 0);
350      timer_value                : IN     std_logic_vector (31 DOWNTO 0);                 -- time in units of 100us
351      hardware_trigger_in        : IN     std_logic ;
352      software_trigger_in        : IN     std_logic ;
353      adc_data_array             : IN     adc_data_array_type ;
354      adc_output_enable_inverted : OUT    std_logic                     := '1';
355      adc_clk_en                 : OUT    std_logic                     := '0';
356      adc_otr                    : IN     std_logic_vector (3 DOWNTO 0);
357      drs_channel_id             : OUT    std_logic_vector (3 DOWNTO 0) := (others => '0');
358      --drs_dwrite : out std_logic := '1';
359      drs_readout_ready          : OUT    std_logic                     := '0';
360      drs_readout_ready_ack      : IN     std_logic ;
361      drs_clk_en                 : OUT    std_logic                     := '0';
362      start_read_drs_stop_cell   : OUT    std_logic                     := '0';
363      drs_srin_write_8b          : OUT    std_logic                     := '0';
364      drs_srin_write_ack         : IN     std_logic ;
365      drs_srin_data              : OUT    std_logic_vector (7 DOWNTO 0) := (others => '0');
366      drs_srin_write_ready       : IN     std_logic ;
367      drs_read_s_cell_ready      : IN     std_logic ;
368      drs_s_cell_array           : IN     drs_s_cell_array_type ;
369      drs_readout_started        : OUT    std_logic                     := '0';
370      trigger_veto               : OUT    std_logic                     := '1'
371   );
372   END COMPONENT;
373   COMPONENT dna_gen
374   PORT (
375      clk   : IN     STD_LOGIC ;
376      dna   : OUT    STD_LOGIC_VECTOR (63 DOWNTO 0) := (others => '0');
377      ready : OUT    STD_LOGIC                      := '0'
378   );
379   END COMPONENT;
380   COMPONENT drs_pulser
381   PORT (
382      CLK                      : IN     std_logic;
383      SROUT_in_0               : IN     std_logic;
384      SROUT_in_1               : IN     std_logic;
385      SROUT_in_2               : IN     std_logic;
386      SROUT_in_3               : IN     std_logic;
387      srin_data                : IN     std_logic_vector (7 DOWNTO 0);
388      start_endless_mode       : IN     std_logic;
389      start_read_stop_pos_mode : IN     std_logic;
390      start_srin_write_8b      : IN     std_logic;
391      RSRLOAD                  : OUT    std_logic  := '0';
392      SRCLK                    : OUT    std_logic  := '0';
393      SRIN_out                 : OUT    std_logic  := '0';
394      srin_write_ack           : OUT    std_logic  := '0';
395      srin_write_ready         : OUT    std_logic  := '0';
396      stop_pos                 : OUT    drs_s_cell_array_type;
397      stop_pos_valid           : OUT    std_logic  := '0'
398   );
399   END COMPONENT;
400   COMPONENT led_controller
401   GENERIC (
402      HEARTBEAT_PWM_DIVIDER : integer := 500;
403      WAITING_DIVIDER       : integer := 500000000
404   );
405   PORT (
406      CLK                    : IN     std_logic;
407      refclk_too_high        : IN     std_logic;
408      refclk_too_low         : IN     std_logic;
409      socks_connected        : IN     std_logic;
410      socks_waiting          : IN     std_logic;
411      trigger                : IN     std_logic;
412      trigger_veto           : IN     std_logic;
413      w5300_reset            : IN     std_logic;
414      additional_flasher_out : OUT    std_logic;
415      amber                  : OUT    std_logic;
416      green                  : OUT    std_logic;
417      red                    : OUT    std_logic
418   );
419   END COMPONENT;
420   COMPONENT memory_manager_2
421   GENERIC (
422      RAM_ADDR_WIDTH_64B : integer := 12;
423      RAM_ADDR_WIDTH_16B : integer := 14
424   );
425   PORT (
426      clk                    : IN     std_logic;
427      config_start           : IN     std_logic;
428      dg_config_done         : IN     std_logic;
429      ram_write_ready        : IN     std_logic;
430      roi_array              : IN     roi_array_type;
431      wiz_read_done          : IN     std_logic;
432      config_ready           : OUT    std_logic                                        := '1';
433      data_ram_empty         : OUT    std_logic;
434      dg_start_config        : OUT    std_logic                                        := '0';
435      package_length         : OUT    std_logic_vector (15 DOWNTO 0)                   := (others => '0');
436      ram_start_addr         : OUT    std_logic_vector (RAM_ADDR_WIDTH_64B-1 DOWNTO 0) := (others => '0');
437      ram_write_ea           : OUT    std_logic                                        := '0';
438      roi_max                : OUT    roi_max_type                                     := (others => conv_std_logic_vector (0, 11));
439      state                  : OUT    std_logic_vector (3 DOWNTO 0);
440      wiz_number_of_channels : OUT    std_logic_vector (3 DOWNTO 0)                    := (others => '0');
441      wiz_ram_start_addr     : OUT    std_logic_vector (RAM_ADDR_WIDTH_16B-1 DOWNTO 0) := (others => '0');
442      wiz_write_ea           : OUT    std_logic                                        := '0';
443      wiz_write_end          : OUT    std_logic                                        := '0';
444      wiz_write_header       : OUT    std_logic                                        := '0';
445      wiz_write_length       : OUT    std_logic_vector (16 DOWNTO 0)                   := (others => '0')
446   );
447   END COMPONENT;
448   COMPONENT spi_interface
449   PORT (
450      clk_50MHz         : IN     std_logic ;
451      config_start      : IN     std_logic ;
452      dac_array         : IN     dac_array_type ;
453      sclk_enable_i     : IN     std_logic ;
454      config_ready      : OUT    std_logic ;
455      current_dac_array : OUT    dac_array_type  := ( others => 0);
456      dac_cs            : OUT    std_logic ;
457      mosi              : OUT    std_logic       := '0';
458      sclk              : OUT    std_logic ;
459      sensor_array      : OUT    sensor_array_type ;
460      sensor_cs         : OUT    std_logic_vector (3 DOWNTO 0);
461      sensor_ready      : OUT    std_logic ;
462      miso              : INOUT  std_logic 
463   );
464   END COMPONENT;
465   COMPONENT timer
466   GENERIC (
467      TIMER_WIDTH : integer := 32;
468      PRESCALER   : integer := 5000
469   );
470   PORT (
471      clk           : IN     std_logic;
472      enable_i      : IN     std_logic;
473      reset_synch_i : IN     std_logic;
474      synch_i       : IN     std_logic;
475      synched_o     : OUT    std_logic  := '0';
476      time_o        : OUT    std_logic_vector ( TIMER_WIDTH-1 DOWNTO 0)
477   );
478   END COMPONENT;
479   COMPONENT trigger_counter
480   PORT (
481      trigger_id : OUT    std_logic_vector (31 DOWNTO 0);
482      trigger    : IN     std_logic ;
483      reset      : IN     std_logic ;
484      clk        : IN     std_logic 
485   );
486   END COMPONENT;
487   COMPONENT trigger_manager
488   PORT (
489      clk                   : IN     std_logic;
490      drs_readout_ready     : IN     std_logic;
491      trigger_in            : IN     std_logic;
492      drs_readout_ready_ack : OUT    std_logic  := '0';
493      drs_write             : OUT    std_logic  := '1';
494      trigger_out           : OUT    std_logic  := '0'
495   );
496   END COMPONENT;
497   COMPONENT w5300_modul
498   GENERIC (
499      RAM_ADDR_WIDTH : integer := 14
500   );
501   PORT (
502      state                         : OUT    std_logic_vector (7 DOWNTO 0);                                  -- state is encoded here ... useful for debugging.
503      debug_data_ram_empty          : OUT    std_logic ;
504      debug_data_valid              : OUT    std_logic ;
505      data_generator_idle_i         : IN     std_logic ;
506      socket_tx_free_out            : OUT    std_logic_vector (16 DOWNTO 0);                                 -- 17bit value .. that's true
507      clk                           : IN     std_logic ;
508      wiz_reset                     : OUT    std_logic                      := '1';
509      addr                          : OUT    std_logic_vector (9 DOWNTO 0);
510      data                          : INOUT  std_logic_vector (15 DOWNTO 0);
511      cs                            : OUT    std_logic                      := '1';
512      wr                            : OUT    std_logic                      := '1';
513      led                           : OUT    std_logic_vector (7 DOWNTO 0)  := (OTHERS => '0');
514      rd                            : OUT    std_logic                      := '1';
515      int                           : IN     std_logic ;
516      write_length                  : IN     std_logic_vector (16 DOWNTO 0);
517      ram_start_addr                : IN     std_logic_vector (RAM_ADDR_WIDTH-1 DOWNTO 0);
518      ram_data                      : IN     std_logic_vector (15 DOWNTO 0);
519      ram_addr                      : OUT    std_logic_vector (RAM_ADDR_WIDTH-1 DOWNTO 0);
520      data_valid                    : IN     std_logic ;
521      data_valid_ack                : OUT    std_logic                      := '0';
522      busy                          : OUT    std_logic                      := '1';
523      write_header_flag             : IN     std_logic ;
524      write_end_flag                : IN     std_logic ;
525      fifo_channels                 : IN     std_logic_vector (3 DOWNTO 0);
526      -- softtrigger:
527      s_trigger                     : OUT    std_logic                      := '0';
528      c_trigger_enable              : OUT    std_logic                      := '0';
529      c_trigger_mult                : OUT    std_logic_vector (15 DOWNTO 0) := conv_std_logic_vector(0 ,16); --subject TO changes
530      -- FAD configuration signals:
531      ------------------------------------------------------------------------------
532      memory_manager_config_start_o : OUT    std_logic                      := '0';
533      memory_manager_config_valid_i : IN     std_logic ;
534      spi_interface_config_start_o  : OUT    std_logic                      := '0';
535      spi_interface_config_valid_i  : IN     std_logic ;
536      --data_generator_config_start_o   : out std_logic := '0';
537      --data_generator_config_valid_i   : in std_logic;
538      dac_setting                   : OUT    dac_array_type                 := DEFAULT_DAC;                  --<<-- default defined in fad_definitions.vhd
539      roi_setting                   : OUT    roi_array_type                 := DEFAULT_ROI;                  --<<-- default defined in fad_definitions.vhd
540      runnumber                     : OUT    std_logic_vector (31 DOWNTO 0) := conv_std_logic_vector(0 ,32);
541      reset_trigger_id              : OUT    std_logic                      := '0';
542      data_ram_empty                : IN     std_logic ;
543      ------------------------------------------------------------------------------
544     
545      -- MAC/IP calculation signals:
546      ------------------------------------------------------------------------------
547      MAC_jumper                    : IN     std_logic_vector (1 DOWNTO 0);
548      BoardID                       : IN     std_logic_vector (3 DOWNTO 0);
549      CrateID                       : IN     std_logic_vector (1 DOWNTO 0);
550      ------------------------------------------------------------------------------
551     
552      -- user controllable enable signals
553      ------------------------------------------------------------------------------
554      trigger_enable                : OUT    std_logic ;
555      denable                       : OUT    std_logic                      := '0';                          -- default domino wave on. ... in case if REFCLK error ... REFCLK counter will override.
556      dwrite_enable                 : OUT    std_logic                      := '1';                          -- default DWRITE low.
557      sclk_enable                   : OUT    std_logic                      := '1';                          -- default DWRITE HIGH.
558      srclk_enable                  : OUT    std_logic                      := '1';                          -- default SRCLK on.
559      ------------------------------------------------------------------------------
560     
561      -- ADC CLK generator, is able to shift phase with respect to X_50M
562      -- these signals control the behavior of the digital clock manager (DCM)
563      ------------------------------------------------------------------------------
564      ps_direction                  : OUT    std_logic                      := '1';                          -- default phase shift upwards
565      ps_do_phase_shift             : OUT    std_logic                      := '0';                          --pulse this TO phase shift once
566      ps_reset                      : OUT    std_logic                      := '0';                          -- pulse this TO reset the variable phase shift
567      ps_ready                      : IN     std_logic ;
568      ------------------------------------------------------------------------------
569     
570      -- signals used to control FAD LED bahavior:
571      -- one of the three LEDs is used for com-status info
572      ------------------------------------------------------------------------------
573      socks_waiting                 : OUT    std_logic ;
574      socks_connected               : OUT    std_logic 
575      ------------------------------------------------------------------------------
576   );
577   END COMPONENT;
578
579   -- Optional embedded configurations
580   -- pragma synthesis_off
581   FOR ALL : FAD_rs485_receiver USE ENTITY FACT_FAD_lib.FAD_rs485_receiver;
582   FOR ALL : REFCLK_counter USE ENTITY FACT_FAD_lib.REFCLK_counter;
583   FOR ALL : adc_buffer USE ENTITY FACT_FAD_lib.adc_buffer;
584   FOR ALL : clock_generator_var_ps USE ENTITY FACT_FAD_lib.clock_generator_var_ps;
585   FOR ALL : continous_pulser USE ENTITY FACT_FAD_lib.continous_pulser;
586   FOR ALL : dataRAM_64b_16b_width14_5 USE ENTITY FACT_FAD_lib.dataRAM_64b_16b_width14_5;
587   FOR ALL : data_generator USE ENTITY FACT_FAD_lib.data_generator;
588   FOR ALL : dna_gen USE ENTITY FACT_FAD_lib.dna_gen;
589   FOR ALL : drs_pulser USE ENTITY FACT_FAD_lib.drs_pulser;
590   FOR ALL : led_controller USE ENTITY FACT_FAD_lib.led_controller;
591   FOR ALL : memory_manager_2 USE ENTITY FACT_FAD_lib.memory_manager_2;
592   FOR ALL : spi_interface USE ENTITY FACT_FAD_lib.spi_interface;
593   FOR ALL : timer USE ENTITY FACT_FAD_lib.timer;
594   FOR ALL : trigger_counter USE ENTITY FACT_FAD_lib.trigger_counter;
595   FOR ALL : trigger_manager USE ENTITY FACT_FAD_lib.trigger_manager;
596   FOR ALL : w5300_modul USE ENTITY FACT_FAD_lib.w5300_modul;
597   -- pragma synthesis_on
598
599
600BEGIN
601
602   -- ModuleWare code(v1.9) for instance 'I6' of 'and'
603   SRCLK <= SRCLK1 AND srclk_enable;
604
605   -- ModuleWare code(v1.9) for instance 'U_1' of 'and'
606   dout <= dout0 AND dout1 AND dout2 AND dout3;
607
608   -- ModuleWare code(v1.9) for instance 'U_4' of 'and'
609   dwrite_global_enable <= dwrite_enable_w5300 AND dout4;
610
611   -- ModuleWare code(v1.9) for instance 'and_1' of 'and'
612   ADC_CLK <= adc_clk_en AND CLK_25_PS_internal;
613
614   -- ModuleWare code(v1.9) for instance 'and_2' of 'and'
615   denable_sig <= denable_prim AND din1;
616
617   -- ModuleWare code(v1.9) for instance 'and_4' of 'and'
618   dout6 <= trigger_or_s_trigger AND trigger_enable;
619
620   -- ModuleWare code(v1.9) for instance 'and_5' of 'and'
621   drs_dwrite <= dwrite_trigger_manager AND dwrite_global_enable;
622
623   -- ModuleWare code(v1.9) for instance 'U_5' of 'assignment'
624   denable <= denable_sig;
625
626   -- ModuleWare code(v1.9) for instance 'U_7' of 'assignment'
627   trigger_veto <= trig_veto;
628
629   -- ModuleWare code(v1.9) for instance 'U_8' of 'assignment'
630   wiz_reset <= wiz_reset_sig;
631
632   -- ModuleWare code(v1.9) for instance 'U_6' of 'gnd'
633   software_trigger_in <= '0';
634
635   -- ModuleWare code(v1.9) for instance 'U_15' of 'gnd'
636   reset_synch_i <= '0';
637
638   -- ModuleWare code(v1.9) for instance 'inverter_1' of 'inv'
639   din1 <= NOT(alarm_refclk_too_low_internal);
640
641   -- ModuleWare code(v1.9) for instance 'inverter_2' of 'inv'
642   dout5 <= NOT(ram_write_ea);
643
644   -- ModuleWare code(v1.9) for instance 'U_2' of 'or'
645   dout4 <= dout OR I_really_want_dwrite;
646
647   -- ModuleWare code(v1.9) for instance 'or_2' of 'or'
648   trig_veto <= trigger_veto1 OR dout5;
649
650   -- ModuleWare code(v1.9) for instance 'or_5' of 'or'
651   trigger_or_s_trigger <= cont_trigger OR trigger;
652
653   -- ModuleWare code(v1.9) for instance 'or_6' of 'or'
654   enabled_trigger_or_s_trigger <= s_trigger OR dout6;
655
656   -- ModuleWare code(v1.9) for instance 'U_0' of 'split'
657   mw_U_0temp_din <= plllock_in;
658   u_0combo_proc: PROCESS (mw_U_0temp_din)
659   VARIABLE temp_din: std_logic_vector(3 DOWNTO 0);
660   BEGIN
661      temp_din := mw_U_0temp_din(3 DOWNTO 0);
662      dout0 <= temp_din(0);
663      dout1 <= temp_din(1);
664      dout2 <= temp_din(2);
665      dout3 <= temp_din(3);
666   END PROCESS u_0combo_proc;
667
668   -- ModuleWare code(v1.9) for instance 'U_3' of 'vdd'
669   I_really_want_dwrite <= '1';
670
671   -- ModuleWare code(v1.9) for instance 'U_14' of 'vdd'
672   enable_i <= '1';
673
674   -- Instance port mappings.
675   Inst_rs485_receiver : FAD_rs485_receiver
676      GENERIC MAP (
677         RX_BYTES => RS485_MESSAGE_LEN_BYTES,            -- no. of bytes to receive
678         RX_WIDTH => RS485_MESSAGE_LEN_BYTES * 8         -- no. of bits to receive
679      )
680      PORT MAP (
681         rec_clk             => CLK_50_internal,
682         rx_d                => FTM_RS485_rx_d,
683         rx_en               => FTM_RS485_rx_en,
684         tx_d                => FTM_RS485_tx_d,
685         tx_en               => FTM_RS485_tx_en,
686         rec_start           => drs_readout_started,
687         rec_timeout_occured => rec_timeout_occured,
688         rec_dout            => rs465_data,
689         rec_valid           => FTM_RS485_ready
690      );
691   REFCLK_counter_main : REFCLK_counter
692      PORT MAP (
693         clk                   => CLK_50_internal,
694         refclk_in             => drs_refclk_in,
695         counter_result        => counter_result_internal,
696         alarm_refclk_too_high => alarm_refclk_too_high_internal,
697         alarm_refclk_too_low  => alarm_refclk_too_low_internal
698      );
699   I_main_adc_buffer : adc_buffer
700      PORT MAP (
701         clk_ps             => CLK_25_PS_internal,
702         adc_data_array     => adc_data_array,
703         adc_otr_array      => adc_otr_array,
704         adc_data_array_int => adc_data_array_int,
705         adc_otr            => adc_otr
706      );
707   clock_generator_instance : clock_generator_var_ps
708      PORT MAP (
709         CLK             => CLK,
710         RST_IN          => ps_reset,
711         direction       => ps_direction,
712         do_shift        => ps_do_phase_shift,
713         CLK_25          => CLK_25,
714         CLK_25_PS       => CLK_25_PS_internal,
715         CLK_50          => CLK_50_internal,
716         locked_status_o => DCM_locked_status,
717         offset          => DCM_PS_status,
718         ready_status_o  => DCM_ready_status
719      );
720   continous_pulser_instance : continous_pulser
721      GENERIC MAP (
722         MINIMAL_TRIGGER_WAIT_TIME => 25000,
723         TRIGGER_WIDTH             => 5
724      )
725      PORT MAP (
726         CLK        => CLK_25,
727         enable     => c_trigger_enable,
728         multiplier => c_trigger_mult,
729         trigger    => cont_trigger
730      );
731   dataRAM_instance : dataRAM_64b_16b_width14_5
732      PORT MAP (
733         clka  => CLK_25,
734         dina  => data_out,
735         addra => addr_out,
736         wea   => write_ea,
737         clkb  => CLK_50_internal,
738         addrb => ram_addr,
739         doutb => ram_data
740      );
741   I_main_data_generator : data_generator
742      GENERIC MAP (
743         RAM_ADDR_WIDTH => RAMADDRWIDTH64b
744      )
745      PORT MAP (
746         state                      => DG_state,
747         is_idle                    => is_idle,
748         clk                        => CLK_25,
749         data_out                   => data_out,
750         addr_out                   => addr_out,
751         dataRAM_write_ea_o         => write_ea,
752         ram_start_addr             => ram_start_addr,
753         ram_write_ea               => ram_write_ea,
754         ram_write_ready            => ram_write_ready,
755         roi_array                  => roi_setting,
756         roi_max                    => roi_max,
757         sensor_array               => sensor_array,
758         sensor_ready               => sensor_ready,
759         dac_array                  => current_dac_array,
760         config_start               => dg_start_config,
761         config_done                => dg_config_done,
762         package_length             => package_length,
763         pll_lock                   => plllock_in,
764         dwrite_enable_in           => dwrite_enable_w5300,
765         denable_enable_in          => denable_sig,
766         FTM_RS485_ready            => FTM_RS485_ready,
767         FTM_trigger_info           => rs465_data,
768         FTM_receiver_status        => rec_timeout_occured,
769         fad_event_counter          => trigger_id,
770         refclk_counter             => counter_result_internal,
771         refclk_too_high            => alarm_refclk_too_high_internal,
772         refclk_too_low             => alarm_refclk_too_low_internal,
773         board_id                   => board_id,
774         crate_id                   => crate_id,
775         DCM_PS_status              => DCM_PS_status,
776         DCM_locked_status          => DCM_locked_status,
777         DCM_ready_status           => DCM_ready_status,
778         SPI_SCLK_enable_status     => sclk_enable,
779         TRG_GEN_div                => c_trigger_mult,
780         dna                        => dna,
781         runnumber                  => runnumber,
782         timer_value                => time,
783         hardware_trigger_in        => trigger_out,
784         software_trigger_in        => software_trigger_in,
785         adc_data_array             => adc_data_array_int,
786         adc_output_enable_inverted => adc_oeb,
787         adc_clk_en                 => adc_clk_en,
788         adc_otr                    => adc_otr,
789         drs_channel_id             => drs_channel_id,
790         drs_readout_ready          => drs_readout_ready,
791         drs_readout_ready_ack      => drs_readout_ready_ack,
792         drs_clk_en                 => drs_clk_en,
793         start_read_drs_stop_cell   => drs_read_s_cell,
794         drs_srin_write_8b          => start_srin_write_8b,
795         drs_srin_write_ack         => srin_write_ack,
796         drs_srin_data              => drs_srin_data,
797         drs_srin_write_ready       => srin_write_ready,
798         drs_read_s_cell_ready      => drs_read_s_cell_ready,
799         drs_s_cell_array           => drs_s_cell_array,
800         drs_readout_started        => drs_readout_started,
801         trigger_veto               => trigger_veto1
802      );
803   dna_gen_instance : dna_gen
804      PORT MAP (
805         clk   => CLK_25,
806         dna   => dna,
807         ready => ready
808      );
809   I_main_drs_pulser : drs_pulser
810      PORT MAP (
811         CLK                      => CLK_25,
812         start_endless_mode       => drs_clk_en,
813         start_read_stop_pos_mode => drs_read_s_cell,
814         SROUT_in_0               => SROUT_in_0,
815         SROUT_in_1               => SROUT_in_1,
816         SROUT_in_2               => SROUT_in_2,
817         SROUT_in_3               => SROUT_in_3,
818         stop_pos                 => drs_s_cell_array,
819         stop_pos_valid           => drs_read_s_cell_ready,
820         start_srin_write_8b      => start_srin_write_8b,
821         srin_write_ready         => srin_write_ready,
822         srin_write_ack           => srin_write_ack,
823         srin_data                => drs_srin_data,
824         SRIN_out                 => SRIN_out,
825         RSRLOAD                  => RSRLOAD,
826         SRCLK                    => SRCLK1
827      );
828   led_controller_instance : led_controller
829      GENERIC MAP (
830         HEARTBEAT_PWM_DIVIDER => 50000,
831         WAITING_DIVIDER       => 50000000
832      )
833      PORT MAP (
834         CLK                    => CLK_50_internal,
835         green                  => green,
836         amber                  => amber,
837         red                    => red,
838         additional_flasher_out => OPEN,
839         trigger                => drs_readout_started,
840         w5300_reset            => wiz_reset_sig,
841         trigger_veto           => trig_veto,
842         refclk_too_high        => alarm_refclk_too_high_internal,
843         refclk_too_low         => alarm_refclk_too_low_internal,
844         socks_waiting          => socks_waiting,
845         socks_connected        => socks_connected
846      );
847   Inst_memory_manager_2 : memory_manager_2
848      GENERIC MAP (
849         RAM_ADDR_WIDTH_64B => RAMADDRWIDTH64b,
850         RAM_ADDR_WIDTH_16B => RAMADDRWIDTH64b+2
851      )
852      PORT MAP (
853         state                  => mem_manager_state,
854         clk                    => CLK_25,
855         config_start           => memory_manager_config_start,
856         config_ready           => memory_manager_config_valid,
857         roi_array              => roi_setting,
858         roi_max                => roi_max,
859         package_length         => package_length,
860         wiz_number_of_channels => wiz_number_of_channels,
861         dg_start_config        => dg_start_config,
862         dg_config_done         => dg_config_done,
863         ram_write_ready        => ram_write_ready,
864         ram_write_ea           => ram_write_ea,
865         ram_start_addr         => ram_start_addr,
866         wiz_read_done          => data_valid_ack,
867         wiz_write_ea           => wiz_write_ea,
868         wiz_write_length       => wiz_write_length,
869         wiz_ram_start_addr     => wiz_ram_start_addr,
870         wiz_write_header       => wiz_write_header,
871         wiz_write_end          => wiz_write_end,
872         data_ram_empty         => data_ram_empty
873      );
874   I_main_SPI_interface : spi_interface
875      PORT MAP (
876         clk_50MHz         => CLK_50_internal,
877         config_start      => spi_interface_config_start,
878         dac_array         => dac_setting,
879         sclk_enable_i     => sclk_enable,
880         config_ready      => spi_interface_config_valid,
881         current_dac_array => current_dac_array,
882         dac_cs            => dac_cs,
883         mosi              => mosi,
884         sclk              => sclk,
885         sensor_array      => sensor_array,
886         sensor_cs         => sensor_cs,
887         sensor_ready      => sensor_ready,
888         miso              => sio
889      );
890   timer_instance : timer
891      GENERIC MAP (
892         TIMER_WIDTH => 32,
893         PRESCALER   => 5000
894      )
895      PORT MAP (
896         clk           => CLK_50_internal,
897         time_o        => time,
898         synch_i       => trigger_out,
899         synched_o     => OPEN,
900         reset_synch_i => reset_synch_i,
901         enable_i      => enable_i
902      );
903   trigger_counter_instance : trigger_counter
904      PORT MAP (
905         trigger_id => trigger_id,
906         trigger    => trigger_out,
907         reset      => reset_trigger_id,
908         clk        => CLK_25_PS_internal
909      );
910   trigger_manager_instance : trigger_manager
911      PORT MAP (
912         clk                   => CLK_25,
913         trigger_in            => enabled_trigger_or_s_trigger,
914         trigger_out           => trigger_out,
915         drs_write             => dwrite_trigger_manager,
916         drs_readout_ready     => drs_readout_ready,
917         drs_readout_ready_ack => drs_readout_ready_ack
918      );
919   w5300_modul_instance : w5300_modul
920      GENERIC MAP (
921         RAM_ADDR_WIDTH => RAMADDRWIDTH64b+2
922      )
923      PORT MAP (
924         state                         => w5300_state,
925         debug_data_ram_empty          => debug_data_ram_empty,
926         debug_data_valid              => debug_data_valid,
927         data_generator_idle_i         => is_idle,
928         socket_tx_free_out            => socket_tx_free_out,
929         clk                           => CLK_50_internal,
930         wiz_reset                     => wiz_reset_sig,
931         addr                          => wiz_addr,
932         data                          => wiz_data,
933         cs                            => wiz_cs,
934         wr                            => wiz_wr,
935         led                           => led,
936         rd                            => wiz_rd,
937         int                           => wiz_int,
938         write_length                  => wiz_write_length,
939         ram_start_addr                => wiz_ram_start_addr,
940         ram_data                      => ram_data,
941         ram_addr                      => ram_addr,
942         data_valid                    => wiz_write_ea,
943         data_valid_ack                => data_valid_ack,
944         busy                          => OPEN,
945         write_header_flag             => wiz_write_header,
946         write_end_flag                => wiz_write_end,
947         fifo_channels                 => wiz_number_of_channels,
948         s_trigger                     => s_trigger,
949         c_trigger_enable              => c_trigger_enable,
950         c_trigger_mult                => c_trigger_mult,
951         memory_manager_config_start_o => memory_manager_config_start,
952         memory_manager_config_valid_i => memory_manager_config_valid,
953         spi_interface_config_start_o  => spi_interface_config_start,
954         spi_interface_config_valid_i  => spi_interface_config_valid,
955         dac_setting                   => dac_setting,
956         roi_setting                   => roi_setting,
957         runnumber                     => runnumber,
958         reset_trigger_id              => reset_trigger_id,
959         data_ram_empty                => data_ram_empty,
960         MAC_jumper                    => D_T_in,
961         BoardID                       => board_id,
962         CrateID                       => crate_id,
963         trigger_enable                => trigger_enable,
964         denable                       => denable_prim,
965         dwrite_enable                 => dwrite_enable_w5300,
966         sclk_enable                   => sclk_enable,
967         srclk_enable                  => srclk_enable,
968         ps_direction                  => ps_direction,
969         ps_do_phase_shift             => ps_do_phase_shift,
970         ps_reset                      => ps_reset,
971         ps_ready                      => DCM_ready_status,
972         socks_waiting                 => socks_waiting,
973         socks_connected               => socks_connected
974      );
975
976   -- Implicit buffered output assignments
977   CLK_25_PS             <= CLK_25_PS_internal;
978   CLK_50                <= CLK_50_internal;
979   alarm_refclk_too_high <= alarm_refclk_too_high_internal;
980   alarm_refclk_too_low  <= alarm_refclk_too_low_internal;
981   counter_result        <= counter_result_internal;
982
983END struct;
Note: See TracBrowser for help on using the repository browser.