source: firmware/FAD/FACT_FAD_20MHz_VAR_PS/FACT_FAD_lib/hdl/fad_main_struct.vhd @ 11155

Last change on this file since 11155 was 11155, checked in by neise, 8 years ago
v0205 changed ADC dataformat to unsigned short. - untested ... not even synthesized - HDL designer doesnt find license server anymore.
File size: 49.4 KB
Line 
1-- VHDL Entity FACT_FAD_lib.FAD_main.symbol
2--
3-- Created:
4--          by - daqct3.UNKNOWN (IHP110)
5--          at - 13:24:37 23.06.2011
6--
7-- Generated by Mentor Graphics' HDL Designer(TM) 2009.1 (Build 12)
8--
9LIBRARY ieee;
10USE ieee.std_logic_1164.all;
11USE ieee.std_logic_arith.all;
12LIBRARY FACT_FAD_lib;
13USE FACT_FAD_lib.fad_definitions.all;
14
15ENTITY FAD_main IS
16   GENERIC( 
17      RAMADDRWIDTH64b : integer := 12
18   );
19   PORT( 
20      CLK                   : IN     std_logic;
21      D_T_in                : IN     std_logic_vector (1 DOWNTO 0);
22      FTM_RS485_rx_d        : IN     std_logic;
23      SROUT_in_0            : IN     std_logic;
24      SROUT_in_1            : IN     std_logic;
25      SROUT_in_2            : IN     std_logic;
26      SROUT_in_3            : IN     std_logic;
27      adc_data_array        : IN     adc_data_array_type;
28      adc_otr_array         : IN     std_logic_vector (3 DOWNTO 0);
29      board_id              : IN     std_logic_vector (3 DOWNTO 0);
30      crate_id              : IN     std_logic_vector (1 DOWNTO 0);
31      drs_refclk_in         : IN     std_logic;                                         -- used to check if DRS REFCLK exsists, if not DENABLE inhibit
32      plllock_in            : IN     std_logic_vector (3 DOWNTO 0);                     -- high level, if dominowave is running and DRS PLL locked
33      trigger               : IN     std_logic;
34      wiz_int               : IN     std_logic;
35      ADC_CLK               : OUT    std_logic;
36      CLK_25_PS             : OUT    std_logic;
37      CLK_50                : OUT    std_logic;
38      -- for debugging
39      DG_state              : OUT    std_logic_vector (7 DOWNTO 0);
40      FTM_RS485_rx_en       : OUT    std_logic;
41      FTM_RS485_tx_d        : OUT    std_logic;
42      FTM_RS485_tx_en       : OUT    std_logic;
43      RSRLOAD               : OUT    std_logic                     := '0';
44      SRCLK                 : OUT    std_logic                     := '0';
45      SRIN_out              : OUT    std_logic                     := '0';
46      adc_oeb               : OUT    std_logic                     := '1';
47      alarm_refclk_too_high : OUT    std_logic;
48      alarm_refclk_too_low  : OUT    std_logic;
49      amber                 : OUT    std_logic;
50      counter_result        : OUT    std_logic_vector (11 DOWNTO 0);
51      dac_cs                : OUT    std_logic;
52      debug_data_ram_empty  : OUT    std_logic;
53      debug_data_valid      : OUT    std_logic;
54      denable               : OUT    std_logic                     := '0';              -- default domino wave off
55      drs_channel_id        : OUT    std_logic_vector (3 DOWNTO 0) := (others => '0');
56      drs_dwrite            : OUT    std_logic                     := '1';
57      green                 : OUT    std_logic;
58      led                   : OUT    std_logic_vector (7 DOWNTO 0) := (OTHERS => '0');
59      mem_manager_state     : OUT    std_logic_vector (3 DOWNTO 0);                     -- state is encoded here ... useful for debugging.
60      mosi                  : OUT    std_logic                     := '0';
61      red                   : OUT    std_logic;
62      sclk                  : OUT    std_logic;
63      sensor_cs             : OUT    std_logic_vector (3 DOWNTO 0);
64      socket_tx_free_out    : OUT    std_logic_vector (16 DOWNTO 0);                    -- 17bit value .. that's true
65      trigger_veto          : OUT    std_logic                     := '1';
66      w5300_state           : OUT    std_logic_vector (7 DOWNTO 0);                     -- state is encoded here ... useful for debugging.
67      wiz_addr              : OUT    std_logic_vector (9 DOWNTO 0);
68      wiz_cs                : OUT    std_logic                     := '1';
69      wiz_rd                : OUT    std_logic                     := '1';
70      wiz_reset             : OUT    std_logic                     := '1';
71      wiz_wr                : OUT    std_logic                     := '1';
72      sio                   : INOUT  std_logic;
73      wiz_data              : INOUT  std_logic_vector (15 DOWNTO 0)
74   );
75
76-- Declarations
77
78END FAD_main ;
79
80--
81-- VHDL Architecture FACT_FAD_lib.FAD_main.struct
82--
83-- Created:
84--          by - daqct3.UNKNOWN (IHP110)
85--          at - 13:24:38 23.06.2011
86--
87-- Generated by Mentor Graphics' HDL Designer(TM) 2009.1 (Build 12)
88--
89library ieee;
90use ieee.std_logic_1164.all;
91use IEEE.STD_LOGIC_ARITH.all;
92use ieee.STD_LOGIC_UNSIGNED.all;
93
94library fact_fad_lib;
95use fact_fad_lib.fad_definitions.all;
96
97library UNISIM;
98--use UNISIM.VComponents.all;
99USE IEEE.NUMERIC_STD.all;
100USE IEEE.std_logic_signed.all;
101USE fact_fad_lib.fad_rs485_constants.all;
102LIBRARY hds_package_library;
103USE hds_package_library.random_generators.all;
104
105LIBRARY FACT_FAD_lib;
106
107ARCHITECTURE struct OF FAD_main IS
108
109   -- Architecture declarations
110
111   -- Internal signal declarations
112   SIGNAL CLK_25                       : std_logic;
113   SIGNAL DCM_PS_status                : std_logic_vector(7 DOWNTO 0)                 := (OTHERS => '0');
114   SIGNAL DCM_locked_status            : std_logic;
115   SIGNAL DCM_ready_status             : std_logic;
116   --
117
118-- EVT HEADER - part 2  --> FTM trigger informaton, comes in late ...
119-- during EVT header wrinting, this field is left out ... and only written into event header,
120-- when the DRS chip were read out already.
121   SIGNAL FTM_RS485_ready              : std_logic;
122   SIGNAL I_really_want_dwrite         : STD_LOGIC;
123   SIGNAL SRCLK1                       : std_logic                                    := '0';
124   SIGNAL adc_clk_en                   : std_logic;
125   SIGNAL adc_data_array_int           : adc_data_array_type;
126   SIGNAL adc_otr                      : std_logic_vector(3 DOWNTO 0);
127   SIGNAL addr_out                     : std_logic_vector(RAMADDRWIDTH64b-1 DOWNTO 0);
128   SIGNAL busy_enable                  : std_logic                                    := '1';
129   SIGNAL c_trigger_enable             : std_logic                                    := '0';
130   SIGNAL c_trigger_mult               : std_logic_vector(15 DOWNTO 0);
131   SIGNAL cont_trigger                 : std_logic;
132   SIGNAL current_dac_array            : dac_array_type                               := ( others => 0);
133   SIGNAL dac_setting                  : dac_array_type                               := DEFAULT_DAC;        --<<-- default defined in fad_definitions.vhd
134   SIGNAL data_out                     : std_logic_vector(63 DOWNTO 0);
135   SIGNAL data_ram_empty               : std_logic;
136   SIGNAL data_valid_ack               : std_logic                                    := '0';
137   SIGNAL denable_prim                 : std_logic                                    := '0';                -- default domino wave off
138   SIGNAL denable_sig                  : std_logic                                    := '0';                -- default domino wave off
139   SIGNAL dg_config_done               : std_logic;
140   SIGNAL dg_start_config              : std_logic                                    := '0';
141   SIGNAL din1                         : std_logic                                    := '0';                -- default domino wave off
142   SIGNAL dna                          : STD_LOGIC_VECTOR(63 DOWNTO 0)                := (others => '0');
143   SIGNAL dout                         : STD_LOGIC;
144   SIGNAL dout0                        : STD_LOGIC;
145   SIGNAL dout1                        : STD_LOGIC;
146   SIGNAL dout2                        : STD_LOGIC;
147   SIGNAL dout3                        : STD_LOGIC;
148   SIGNAL dout4                        : STD_LOGIC;
149   SIGNAL dout5                        : std_logic;
150   SIGNAL dout6                        : std_logic;
151   SIGNAL dout7                        : std_logic;
152   SIGNAL drs_clk_en                   : std_logic                                    := '0';
153   SIGNAL drs_read_s_cell              : std_logic                                    := '0';
154   SIGNAL drs_read_s_cell_ready        : std_logic;
155   -- --
156--      drs_dwrite : out std_logic := '1';
157   SIGNAL drs_readout_ready            : std_logic                                    := '0';
158   SIGNAL drs_readout_ready_ack        : std_logic;
159   SIGNAL drs_readout_started          : std_logic;
160   SIGNAL drs_s_cell_array             : drs_s_cell_array_type;
161   SIGNAL drs_srin_data                : std_logic_vector(7 DOWNTO 0)                 := (others => '0');
162   SIGNAL dwrite_enable_w5300          : std_logic                                    := '1';
163   SIGNAL dwrite_global_enable         : std_logic                                    := '1';
164   SIGNAL dwrite_trigger_manager       : std_logic                                    := '1';
165   SIGNAL enable_i                     : std_logic;
166   SIGNAL enabled_trigger_or_s_trigger : std_logic;
167   SIGNAL is_idle                      : std_logic;
168   SIGNAL memory_manager_config_start  : std_logic                                    := '0';
169   SIGNAL memory_manager_config_valid  : std_logic;
170   SIGNAL package_length               : std_logic_vector(15 DOWNTO 0);
171   SIGNAL ps_direction                 : std_logic                                    := '1';                -- default phase shift upwards
172   SIGNAL ps_do_phase_shift            : std_logic                                    := '0';                --pulse this to phase shift once
173   SIGNAL ps_reset                     : std_logic                                    := '0';                -- pulse this to reset the variable phase shift
174   SIGNAL ram_addr                     : std_logic_vector(RAMADDRWIDTH64b+1 DOWNTO 0);
175   SIGNAL ram_data                     : std_logic_vector(15 DOWNTO 0);
176   SIGNAL ram_start_addr               : std_logic_vector(RAMADDRWIDTH64b-1 DOWNTO 0);
177   SIGNAL ram_write_ea                 : std_logic;
178   SIGNAL ram_write_ready              : std_logic                                    := '0';
179   SIGNAL ready                        : STD_LOGIC                                    := '0';
180   SIGNAL rec_timeout_occured          : std_logic                                    := '0';
181   SIGNAL reset_synch_i                : std_logic;
182   SIGNAL reset_trigger_id             : std_logic                                    := '0';
183   SIGNAL roi_max                      : roi_max_type;
184   SIGNAL roi_setting                  : roi_array_type;
185   SIGNAL rs465_data                   : std_logic_vector(55 DOWNTO 0);                                      --7 byte
186   -- EVT HEADER - part 6
187   SIGNAL runnumber                    : std_logic_vector(31 DOWNTO 0);
188   SIGNAL s_trigger                    : std_logic;
189   SIGNAL sclk_enable                  : std_logic;
190   SIGNAL sensor_array                 : sensor_array_type;
191   SIGNAL sensor_ready                 : std_logic;
192   SIGNAL socks_connected              : std_logic;
193   SIGNAL socks_waiting                : std_logic;
194   SIGNAL software_trigger_in          : std_logic;
195   SIGNAL spi_interface_config_start   : std_logic                                    := '0';
196   SIGNAL spi_interface_config_valid   : std_logic;
197   SIGNAL srclk_enable                 : std_logic                                    := '0';
198   SIGNAL srin_write_ack               : std_logic                                    := '0';
199   SIGNAL srin_write_ready             : std_logic                                    := '0';
200   SIGNAL start_srin_write_8b          : std_logic;
201   SIGNAL time                         : std_logic_vector(31 DOWNTO 0);
202   SIGNAL trig_veto                    : std_logic;
203   SIGNAL trigger_enable               : std_logic;
204   SIGNAL trigger_id                   : std_logic_vector(31 DOWNTO 0);
205   SIGNAL trigger_or_s_trigger         : std_logic;
206   SIGNAL trigger_out                  : std_logic;
207   SIGNAL trigger_veto1                : std_logic                                    := '1';
208   SIGNAL wiz_number_of_channels       : std_logic_vector(3 DOWNTO 0)                 := (others => '0');
209   SIGNAL wiz_ram_start_addr           : std_logic_vector(RAMADDRWIDTH64b+1 DOWNTO 0) := (others => '0');
210   SIGNAL wiz_reset_sig                : std_logic                                    := '1';
211   SIGNAL wiz_write_ea                 : std_logic                                    := '0';
212   SIGNAL wiz_write_end                : std_logic                                    := '0';
213   SIGNAL wiz_write_header             : std_logic                                    := '0';
214   SIGNAL wiz_write_length             : std_logic_vector(16 DOWNTO 0)                := (others => '0');
215   SIGNAL write_ea                     : std_logic_vector(0 DOWNTO 0)                 := "0";
216
217   -- Implicit buffer signal declarations
218   SIGNAL CLK_25_PS_internal             : std_logic;
219   SIGNAL CLK_50_internal                : std_logic;
220   SIGNAL alarm_refclk_too_high_internal : std_logic;
221   SIGNAL alarm_refclk_too_low_internal  : std_logic;
222   SIGNAL counter_result_internal        : std_logic_vector (11 DOWNTO 0);
223
224
225   -- ModuleWare signal declarations(v1.9) for instance 'U_0' of 'split'
226   SIGNAL mw_U_0temp_din : std_logic_vector(3 DOWNTO 0);
227
228   -- Component Declarations
229   COMPONENT FAD_rs485_receiver
230   GENERIC (
231      -- defined in fad_rs485_definitions.fad_rs485_constants
232      RX_BYTES : integer := RS485_MESSAGE_LEN_BYTES;         -- no. of bytes to receive
233      RX_WIDTH : integer := RS485_MESSAGE_LEN_BYTES * 8      -- no. of bits to receive
234   );
235   PORT (
236      rec_clk             : IN     std_logic;
237      rec_start           : IN     std_logic;
238      rx_d                : IN     std_logic;
239      rec_dout            : OUT    std_logic_vector (RX_WIDTH - 1 DOWNTO 0) := (others => '0');
240      rec_timeout_occured : OUT    std_logic                                := '0';
241      rec_valid           : OUT    std_logic                                := '0';
242      rx_en               : OUT    std_logic;
243      tx_d                : OUT    std_logic;
244      tx_en               : OUT    std_logic
245   );
246   END COMPONENT;
247   COMPONENT REFCLK_counter
248   PORT (
249      clk                   : IN     std_logic;
250      refclk_in             : IN     std_logic;
251      alarm_refclk_too_high : OUT    std_logic                      := '0';
252      alarm_refclk_too_low  : OUT    std_logic                      := '0';
253      counter_result        : OUT    std_logic_vector (11 DOWNTO 0) := (others => '0')
254   );
255   END COMPONENT;
256   COMPONENT adc_buffer
257   PORT (
258      adc_data_array     : IN     adc_data_array_type;
259      adc_otr_array      : IN     std_logic_vector (3 DOWNTO 0);
260      clk_ps             : IN     std_logic;
261      adc_data_array_int : OUT    adc_data_array_type;
262      adc_otr            : OUT    std_logic_vector (3 DOWNTO 0)
263   );
264   END COMPONENT;
265   COMPONENT clock_generator_var_ps
266   PORT (
267      CLK             : IN     std_logic ;
268      RST_IN          : IN     std_logic ;
269      direction       : IN     std_logic ;
270      do_shift        : IN     std_logic ;
271      CLK_25          : OUT    std_logic ;
272      CLK_25_PS       : OUT    std_logic ;
273      CLK_50          : OUT    std_logic ;
274      locked_status_o : OUT    std_logic ;
275      offset          : OUT    std_logic_vector (7 DOWNTO 0) := (OTHERS => '0');
276      ready_status_o  : OUT    std_logic 
277   );
278   END COMPONENT;
279   COMPONENT continous_pulser
280   GENERIC (
281      MINIMAL_TRIGGER_WAIT_TIME : integer := 250000;
282      TRIGGER_WIDTH             : integer := 5
283   );
284   PORT (
285      CLK        : IN     std_logic;
286      enable     : IN     std_logic;
287      multiplier : IN     std_logic_vector (15 DOWNTO 0);
288      trigger    : OUT    std_logic
289   );
290   END COMPONENT;
291   COMPONENT dataRAM_64b_16b_width14_5
292   PORT (
293      clka  : IN     std_logic ;
294      dina  : IN     std_logic_VECTOR (63 DOWNTO 0);
295      addra : IN     std_logic_VECTOR (14 DOWNTO 0);
296      wea   : IN     std_logic_VECTOR (0 DOWNTO 0);
297      clkb  : IN     std_logic ;
298      addrb : IN     std_logic_VECTOR (16 DOWNTO 0);
299      doutb : OUT    std_logic_VECTOR (15 DOWNTO 0)
300   );
301   END COMPONENT;
302   COMPONENT data_generator
303   GENERIC (
304      RAM_ADDR_WIDTH : integer := 12
305   );
306   PORT (
307      -- for debugging
308      state                      : OUT    std_logic_vector (7 DOWNTO 0);
309      is_idle                    : OUT    std_logic ;
310      clk                        : IN     std_logic ;                                     -- CLK_25.
311      data_out                   : OUT    std_logic_vector (63 DOWNTO 0);
312      addr_out                   : OUT    std_logic_vector (RAM_ADDR_WIDTH-1 DOWNTO 0);
313      dataRAM_write_ea_o         : OUT    std_logic_vector (0 DOWNTO 0) := "0";
314      ram_start_addr             : IN     std_logic_vector (RAM_ADDR_WIDTH-1 DOWNTO 0);
315      ram_write_ea               : IN     std_logic ;
316      ram_write_ready            : OUT    std_logic                     := '0';
317      roi_array                  : IN     roi_array_type ;
318      roi_max                    : IN     roi_max_type ;
319      sensor_array               : IN     sensor_array_type ;
320      sensor_ready               : IN     std_logic ;
321      dac_array                  : IN     dac_array_type ;
322      config_start               : IN     std_logic ;
323      config_done                : OUT    std_logic                     := '0';
324      -- EVT HEADER - part 1
325      package_length             : IN     std_logic_vector (15 DOWNTO 0);
326      pll_lock                   : IN     std_logic_vector ( 3 DOWNTO 0);
327      dwrite_enable_in           : IN     std_logic ;
328      denable_enable_in          : IN     std_logic ;
329      busy_enable_in             : IN     std_logic ;
330      -- EVT HEADER - part 2  --> FTM trigger informaton, comes in late ...
331      -- during EVT header wrinting, this field is left out ... and only written into event header,
332      -- when the DRS chip were read out already.
333      FTM_RS485_ready            : IN     std_logic ;
334      FTM_trigger_info           : IN     std_logic_vector (55 DOWNTO 0);                 --7 byte
335      FTM_receiver_status        : IN     std_logic ;
336      -- EVT HEADER - part 3
337      fad_event_counter          : IN     std_logic_vector (31 DOWNTO 0);
338      refclk_counter             : IN     std_logic_vector (11 DOWNTO 0);
339      refclk_too_high            : IN     std_logic ;
340      refclk_too_low             : IN     std_logic ;
341      -- EVT HEADER - part 4
342      board_id                   : IN     std_logic_vector (3 DOWNTO 0);
343      crate_id                   : IN     std_logic_vector (1 DOWNTO 0);
344      DCM_PS_status              : IN     std_logic_vector (7 DOWNTO 0);
345      DCM_locked_status          : IN     std_logic ;
346      DCM_ready_status           : IN     std_logic ;
347      SPI_SCLK_enable_status     : IN     std_logic ;
348      TRG_GEN_div                : IN     std_logic_vector (15 DOWNTO 0);
349      -- EVT HEADER - part 5
350      dna                        : IN     std_logic_vector (63 DOWNTO 0);
351      -- EVT HEADER - part 6
352      runnumber                  : IN     std_logic_vector (31 DOWNTO 0);
353      timer_value                : IN     std_logic_vector (31 DOWNTO 0);                 -- time in units of 100us
354      hardware_trigger_in        : IN     std_logic ;
355      software_trigger_in        : IN     std_logic ;
356      adc_data_array             : IN     adc_data_array_type ;
357      adc_output_enable_inverted : OUT    std_logic                     := '1';
358      adc_clk_en                 : OUT    std_logic                     := '0';
359      adc_otr                    : IN     std_logic_vector (3 DOWNTO 0);
360      drs_channel_id             : OUT    std_logic_vector (3 DOWNTO 0) := (others => '0');
361      --drs_dwrite : out std_logic := '1';
362      drs_readout_ready          : OUT    std_logic                     := '0';
363      drs_readout_ready_ack      : IN     std_logic ;
364      drs_clk_en                 : OUT    std_logic                     := '0';
365      start_read_drs_stop_cell   : OUT    std_logic                     := '0';
366      drs_srin_write_8b          : OUT    std_logic                     := '0';
367      drs_srin_write_ack         : IN     std_logic ;
368      drs_srin_data              : OUT    std_logic_vector (7 DOWNTO 0) := (others => '0');
369      drs_srin_write_ready       : IN     std_logic ;
370      drs_read_s_cell_ready      : IN     std_logic ;
371      drs_s_cell_array           : IN     drs_s_cell_array_type ;
372      drs_readout_started        : OUT    std_logic                     := '0';
373      trigger_veto               : OUT    std_logic                     := '1'
374   );
375   END COMPONENT;
376   COMPONENT dna_gen
377   PORT (
378      clk   : IN     STD_LOGIC ;
379      dna   : OUT    STD_LOGIC_VECTOR (63 DOWNTO 0) := (others => '0');
380      ready : OUT    STD_LOGIC                      := '0'
381   );
382   END COMPONENT;
383   COMPONENT drs_pulser
384   PORT (
385      CLK                      : IN     std_logic;
386      SROUT_in_0               : IN     std_logic;
387      SROUT_in_1               : IN     std_logic;
388      SROUT_in_2               : IN     std_logic;
389      SROUT_in_3               : IN     std_logic;
390      srin_data                : IN     std_logic_vector (7 DOWNTO 0);
391      start_endless_mode       : IN     std_logic;
392      start_read_stop_pos_mode : IN     std_logic;
393      start_srin_write_8b      : IN     std_logic;
394      RSRLOAD                  : OUT    std_logic  := '0';
395      SRCLK                    : OUT    std_logic  := '0';
396      SRIN_out                 : OUT    std_logic  := '0';
397      srin_write_ack           : OUT    std_logic  := '0';
398      srin_write_ready         : OUT    std_logic  := '0';
399      stop_pos                 : OUT    drs_s_cell_array_type;
400      stop_pos_valid           : OUT    std_logic  := '0'
401   );
402   END COMPONENT;
403   COMPONENT led_controller
404   GENERIC (
405      HEARTBEAT_PWM_DIVIDER : integer := 500;
406      WAITING_DIVIDER       : integer := 500000000
407   );
408   PORT (
409      CLK                    : IN     std_logic;
410      refclk_too_high        : IN     std_logic;
411      refclk_too_low         : IN     std_logic;
412      socks_connected        : IN     std_logic;
413      socks_waiting          : IN     std_logic;
414      trigger                : IN     std_logic;
415      trigger_veto           : IN     std_logic;
416      w5300_reset            : IN     std_logic;
417      additional_flasher_out : OUT    std_logic;
418      amber                  : OUT    std_logic;
419      green                  : OUT    std_logic;
420      red                    : OUT    std_logic
421   );
422   END COMPONENT;
423   COMPONENT memory_manager_2
424   GENERIC (
425      RAM_ADDR_WIDTH_64B : integer := 12;
426      RAM_ADDR_WIDTH_16B : integer := 14
427   );
428   PORT (
429      clk                    : IN     std_logic;
430      config_start           : IN     std_logic;
431      dg_config_done         : IN     std_logic;
432      ram_write_ready        : IN     std_logic;
433      roi_array              : IN     roi_array_type;
434      wiz_read_done          : IN     std_logic;
435      config_ready           : OUT    std_logic                                        := '1';
436      data_ram_empty         : OUT    std_logic;
437      dg_start_config        : OUT    std_logic                                        := '0';
438      package_length         : OUT    std_logic_vector (15 DOWNTO 0)                   := (others => '0');
439      ram_start_addr         : OUT    std_logic_vector (RAM_ADDR_WIDTH_64B-1 DOWNTO 0) := (others => '0');
440      ram_write_ea           : OUT    std_logic                                        := '0';
441      roi_max                : OUT    roi_max_type                                     := (others => conv_std_logic_vector (0, 11));
442      state                  : OUT    std_logic_vector (3 DOWNTO 0);
443      wiz_number_of_channels : OUT    std_logic_vector (3 DOWNTO 0)                    := (others => '0');
444      wiz_ram_start_addr     : OUT    std_logic_vector (RAM_ADDR_WIDTH_16B-1 DOWNTO 0) := (others => '0');
445      wiz_write_ea           : OUT    std_logic                                        := '0';
446      wiz_write_end          : OUT    std_logic                                        := '0';
447      wiz_write_header       : OUT    std_logic                                        := '0';
448      wiz_write_length       : OUT    std_logic_vector (16 DOWNTO 0)                   := (others => '0')
449   );
450   END COMPONENT;
451   COMPONENT spi_interface
452   PORT (
453      clk_50MHz         : IN     std_logic ;
454      config_start      : IN     std_logic ;
455      dac_array         : IN     dac_array_type ;
456      sclk_enable_i     : IN     std_logic ;
457      config_ready      : OUT    std_logic ;
458      current_dac_array : OUT    dac_array_type  := ( others => 0);
459      dac_cs            : OUT    std_logic ;
460      mosi              : OUT    std_logic       := '0';
461      sclk              : OUT    std_logic ;
462      sensor_array      : OUT    sensor_array_type ;
463      sensor_cs         : OUT    std_logic_vector (3 DOWNTO 0);
464      sensor_ready      : OUT    std_logic ;
465      miso              : INOUT  std_logic 
466   );
467   END COMPONENT;
468   COMPONENT timer
469   GENERIC (
470      TIMER_WIDTH : integer := 32;
471      PRESCALER   : integer := 5000
472   );
473   PORT (
474      clk           : IN     std_logic;
475      enable_i      : IN     std_logic;
476      reset_synch_i : IN     std_logic;
477      synch_i       : IN     std_logic;
478      synched_o     : OUT    std_logic  := '0';
479      time_o        : OUT    std_logic_vector ( TIMER_WIDTH-1 DOWNTO 0)
480   );
481   END COMPONENT;
482   COMPONENT trigger_counter
483   PORT (
484      trigger_id : OUT    std_logic_vector (31 DOWNTO 0);
485      trigger    : IN     std_logic ;
486      reset      : IN     std_logic ;
487      clk        : IN     std_logic 
488   );
489   END COMPONENT;
490   COMPONENT trigger_manager
491   PORT (
492      clk                   : IN     std_logic;
493      drs_readout_ready     : IN     std_logic;
494      trigger_in            : IN     std_logic;
495      drs_readout_ready_ack : OUT    std_logic  := '0';
496      drs_write             : OUT    std_logic  := '1';
497      trigger_out           : OUT    std_logic  := '0'
498   );
499   END COMPONENT;
500   COMPONENT w5300_modul
501   GENERIC (
502      RAM_ADDR_WIDTH : integer := 14
503   );
504   PORT (
505      state                         : OUT    std_logic_vector (7 DOWNTO 0);                                  -- state is encoded here ... useful for debugging.
506      debug_data_ram_empty          : OUT    std_logic ;
507      debug_data_valid              : OUT    std_logic ;
508      data_generator_idle_i         : IN     std_logic ;
509      socket_tx_free_out            : OUT    std_logic_vector (16 DOWNTO 0);                                 -- 17bit value .. that's true
510      clk                           : IN     std_logic ;
511      wiz_reset                     : OUT    std_logic                      := '1';
512      addr                          : OUT    std_logic_vector (9 DOWNTO 0);
513      data                          : INOUT  std_logic_vector (15 DOWNTO 0);
514      cs                            : OUT    std_logic                      := '1';
515      wr                            : OUT    std_logic                      := '1';
516      led                           : OUT    std_logic_vector (7 DOWNTO 0)  := (OTHERS => '0');
517      rd                            : OUT    std_logic                      := '1';
518      int                           : IN     std_logic ;
519      write_length                  : IN     std_logic_vector (16 DOWNTO 0);
520      ram_start_addr                : IN     std_logic_vector (RAM_ADDR_WIDTH-1 DOWNTO 0);
521      ram_data                      : IN     std_logic_vector (15 DOWNTO 0);
522      ram_addr                      : OUT    std_logic_vector (RAM_ADDR_WIDTH-1 DOWNTO 0);
523      data_valid                    : IN     std_logic ;
524      data_valid_ack                : OUT    std_logic                      := '0';
525      busy                          : OUT    std_logic                      := '1';
526      write_header_flag             : IN     std_logic ;
527      write_end_flag                : IN     std_logic ;
528      fifo_channels                 : IN     std_logic_vector (3 DOWNTO 0);
529      -- softtrigger:
530      s_trigger                     : OUT    std_logic                      := '0';
531      c_trigger_enable              : OUT    std_logic                      := '0';
532      c_trigger_mult                : OUT    std_logic_vector (15 DOWNTO 0) := conv_std_logic_vector(0 ,16); --subject TO changes
533      -- FAD configuration signals:
534      ------------------------------------------------------------------------------
535      memory_manager_config_start_o : OUT    std_logic                      := '0';
536      memory_manager_config_valid_i : IN     std_logic ;
537      spi_interface_config_start_o  : OUT    std_logic                      := '0';
538      spi_interface_config_valid_i  : IN     std_logic ;
539      --data_generator_config_start_o   : out std_logic := '0';
540      --data_generator_config_valid_i   : in std_logic;
541      dac_setting                   : OUT    dac_array_type                 := DEFAULT_DAC;                  --<<-- default defined in fad_definitions.vhd
542      roi_setting                   : OUT    roi_array_type                 := DEFAULT_ROI;                  --<<-- default defined in fad_definitions.vhd
543      runnumber                     : OUT    std_logic_vector (31 DOWNTO 0) := conv_std_logic_vector(0 ,32);
544      reset_trigger_id              : OUT    std_logic                      := '0';
545      data_ram_empty                : IN     std_logic ;
546      ------------------------------------------------------------------------------
547     
548      -- MAC/IP calculation signals:
549      ------------------------------------------------------------------------------
550      MAC_jumper                    : IN     std_logic_vector (1 DOWNTO 0);
551      BoardID                       : IN     std_logic_vector (3 DOWNTO 0);
552      CrateID                       : IN     std_logic_vector (1 DOWNTO 0);
553      ------------------------------------------------------------------------------
554     
555      -- user controllable enable signals
556      ------------------------------------------------------------------------------
557      trigger_enable                : OUT    std_logic ;
558      denable                       : OUT    std_logic                      := '0';                          -- default domino wave on. ... in case if REFCLK error ... REFCLK counter will override.
559      dwrite_enable                 : OUT    std_logic                      := '1';                          -- default DWRITE low.
560      sclk_enable                   : OUT    std_logic                      := '1';                          -- default DWRITE HIGH.
561      srclk_enable                  : OUT    std_logic                      := '1';                          -- default SRCLK on.
562      busy_enable                   : OUT    std_logic                      := '1';
563      ------------------------------------------------------------------------------
564     
565      -- ADC CLK generator, is able to shift phase with respect to X_50M
566      -- these signals control the behavior of the digital clock manager (DCM)
567      ------------------------------------------------------------------------------
568      ps_direction                  : OUT    std_logic                      := '1';                          -- default phase shift upwards
569      ps_do_phase_shift             : OUT    std_logic                      := '0';                          --pulse this TO phase shift once
570      ps_reset                      : OUT    std_logic                      := '0';                          -- pulse this TO reset the variable phase shift
571      ps_ready                      : IN     std_logic ;
572      ------------------------------------------------------------------------------
573     
574      -- signals used to control FAD LED bahavior:
575      -- one of the three LEDs is used for com-status info
576      ------------------------------------------------------------------------------
577      socks_waiting                 : OUT    std_logic ;
578      socks_connected               : OUT    std_logic 
579      ------------------------------------------------------------------------------
580   );
581   END COMPONENT;
582
583   -- Optional embedded configurations
584   -- pragma synthesis_off
585   FOR ALL : FAD_rs485_receiver USE ENTITY FACT_FAD_lib.FAD_rs485_receiver;
586   FOR ALL : REFCLK_counter USE ENTITY FACT_FAD_lib.REFCLK_counter;
587   FOR ALL : adc_buffer USE ENTITY FACT_FAD_lib.adc_buffer;
588   FOR ALL : clock_generator_var_ps USE ENTITY FACT_FAD_lib.clock_generator_var_ps;
589   FOR ALL : continous_pulser USE ENTITY FACT_FAD_lib.continous_pulser;
590   FOR ALL : dataRAM_64b_16b_width14_5 USE ENTITY FACT_FAD_lib.dataRAM_64b_16b_width14_5;
591   FOR ALL : data_generator USE ENTITY FACT_FAD_lib.data_generator;
592   FOR ALL : dna_gen USE ENTITY FACT_FAD_lib.dna_gen;
593   FOR ALL : drs_pulser USE ENTITY FACT_FAD_lib.drs_pulser;
594   FOR ALL : led_controller USE ENTITY FACT_FAD_lib.led_controller;
595   FOR ALL : memory_manager_2 USE ENTITY FACT_FAD_lib.memory_manager_2;
596   FOR ALL : spi_interface USE ENTITY FACT_FAD_lib.spi_interface;
597   FOR ALL : timer USE ENTITY FACT_FAD_lib.timer;
598   FOR ALL : trigger_counter USE ENTITY FACT_FAD_lib.trigger_counter;
599   FOR ALL : trigger_manager USE ENTITY FACT_FAD_lib.trigger_manager;
600   FOR ALL : w5300_modul USE ENTITY FACT_FAD_lib.w5300_modul;
601   -- pragma synthesis_on
602
603
604BEGIN
605
606   -- ModuleWare code(v1.9) for instance 'I6' of 'and'
607   SRCLK <= SRCLK1 AND srclk_enable;
608
609   -- ModuleWare code(v1.9) for instance 'U_1' of 'and'
610   dout <= dout0 AND dout1 AND dout2 AND dout3;
611
612   -- ModuleWare code(v1.9) for instance 'U_4' of 'and'
613   dwrite_global_enable <= dwrite_enable_w5300 AND dout4;
614
615   -- ModuleWare code(v1.9) for instance 'and_1' of 'and'
616   ADC_CLK <= adc_clk_en AND CLK_25_PS_internal;
617
618   -- ModuleWare code(v1.9) for instance 'and_2' of 'and'
619   denable_sig <= denable_prim AND din1;
620
621   -- ModuleWare code(v1.9) for instance 'and_4' of 'and'
622   dout6 <= trigger_or_s_trigger AND trigger_enable;
623
624   -- ModuleWare code(v1.9) for instance 'and_5' of 'and'
625   drs_dwrite <= dwrite_trigger_manager AND dwrite_global_enable;
626
627   -- ModuleWare code(v1.9) for instance 'and_6' of 'and'
628   trig_veto <= busy_enable AND dout7;
629
630   -- ModuleWare code(v1.9) for instance 'U_5' of 'assignment'
631   denable <= denable_sig;
632
633   -- ModuleWare code(v1.9) for instance 'U_7' of 'assignment'
634   trigger_veto <= trig_veto;
635
636   -- ModuleWare code(v1.9) for instance 'U_8' of 'assignment'
637   wiz_reset <= wiz_reset_sig;
638
639   -- ModuleWare code(v1.9) for instance 'U_6' of 'gnd'
640   software_trigger_in <= '0';
641
642   -- ModuleWare code(v1.9) for instance 'U_15' of 'gnd'
643   reset_synch_i <= '0';
644
645   -- ModuleWare code(v1.9) for instance 'inverter_1' of 'inv'
646   din1 <= NOT(alarm_refclk_too_low_internal);
647
648   -- ModuleWare code(v1.9) for instance 'inverter_2' of 'inv'
649   dout5 <= NOT(ram_write_ea);
650
651   -- ModuleWare code(v1.9) for instance 'U_2' of 'or'
652   dout4 <= dout OR I_really_want_dwrite;
653
654   -- ModuleWare code(v1.9) for instance 'or_2' of 'or'
655   dout7 <= trigger_veto1 OR dout5;
656
657   -- ModuleWare code(v1.9) for instance 'or_5' of 'or'
658   trigger_or_s_trigger <= cont_trigger OR trigger;
659
660   -- ModuleWare code(v1.9) for instance 'or_6' of 'or'
661   enabled_trigger_or_s_trigger <= s_trigger OR dout6;
662
663   -- ModuleWare code(v1.9) for instance 'U_0' of 'split'
664   mw_U_0temp_din <= plllock_in;
665   u_0combo_proc: PROCESS (mw_U_0temp_din)
666   VARIABLE temp_din: std_logic_vector(3 DOWNTO 0);
667   BEGIN
668      temp_din := mw_U_0temp_din(3 DOWNTO 0);
669      dout0 <= temp_din(0);
670      dout1 <= temp_din(1);
671      dout2 <= temp_din(2);
672      dout3 <= temp_din(3);
673   END PROCESS u_0combo_proc;
674
675   -- ModuleWare code(v1.9) for instance 'U_3' of 'vdd'
676   I_really_want_dwrite <= '1';
677
678   -- ModuleWare code(v1.9) for instance 'U_14' of 'vdd'
679   enable_i <= '1';
680
681   -- Instance port mappings.
682   Inst_rs485_receiver : FAD_rs485_receiver
683      GENERIC MAP (
684         RX_BYTES => RS485_MESSAGE_LEN_BYTES,            -- no. of bytes to receive
685         RX_WIDTH => RS485_MESSAGE_LEN_BYTES * 8         -- no. of bits to receive
686      )
687      PORT MAP (
688         rec_clk             => CLK_50_internal,
689         rx_d                => FTM_RS485_rx_d,
690         rx_en               => FTM_RS485_rx_en,
691         tx_d                => FTM_RS485_tx_d,
692         tx_en               => FTM_RS485_tx_en,
693         rec_start           => drs_readout_started,
694         rec_timeout_occured => rec_timeout_occured,
695         rec_dout            => rs465_data,
696         rec_valid           => FTM_RS485_ready
697      );
698   REFCLK_counter_main : REFCLK_counter
699      PORT MAP (
700         clk                   => CLK_50_internal,
701         refclk_in             => drs_refclk_in,
702         counter_result        => counter_result_internal,
703         alarm_refclk_too_high => alarm_refclk_too_high_internal,
704         alarm_refclk_too_low  => alarm_refclk_too_low_internal
705      );
706   I_main_adc_buffer : adc_buffer
707      PORT MAP (
708         clk_ps             => CLK_25_PS_internal,
709         adc_data_array     => adc_data_array,
710         adc_otr_array      => adc_otr_array,
711         adc_data_array_int => adc_data_array_int,
712         adc_otr            => adc_otr
713      );
714   clock_generator_instance : clock_generator_var_ps
715      PORT MAP (
716         CLK             => CLK,
717         RST_IN          => ps_reset,
718         direction       => ps_direction,
719         do_shift        => ps_do_phase_shift,
720         CLK_25          => CLK_25,
721         CLK_25_PS       => CLK_25_PS_internal,
722         CLK_50          => CLK_50_internal,
723         locked_status_o => DCM_locked_status,
724         offset          => DCM_PS_status,
725         ready_status_o  => DCM_ready_status
726      );
727   continous_pulser_instance : continous_pulser
728      GENERIC MAP (
729         MINIMAL_TRIGGER_WAIT_TIME => 25000,
730         TRIGGER_WIDTH             => 5
731      )
732      PORT MAP (
733         CLK        => CLK_25,
734         enable     => c_trigger_enable,
735         multiplier => c_trigger_mult,
736         trigger    => cont_trigger
737      );
738   dataRAM_instance : dataRAM_64b_16b_width14_5
739      PORT MAP (
740         clka  => CLK_25,
741         dina  => data_out,
742         addra => addr_out,
743         wea   => write_ea,
744         clkb  => CLK_50_internal,
745         addrb => ram_addr,
746         doutb => ram_data
747      );
748   I_main_data_generator : data_generator
749      GENERIC MAP (
750         RAM_ADDR_WIDTH => RAMADDRWIDTH64b
751      )
752      PORT MAP (
753         state                      => DG_state,
754         is_idle                    => is_idle,
755         clk                        => CLK_25,
756         data_out                   => data_out,
757         addr_out                   => addr_out,
758         dataRAM_write_ea_o         => write_ea,
759         ram_start_addr             => ram_start_addr,
760         ram_write_ea               => ram_write_ea,
761         ram_write_ready            => ram_write_ready,
762         roi_array                  => roi_setting,
763         roi_max                    => roi_max,
764         sensor_array               => sensor_array,
765         sensor_ready               => sensor_ready,
766         dac_array                  => current_dac_array,
767         config_start               => dg_start_config,
768         config_done                => dg_config_done,
769         package_length             => package_length,
770         pll_lock                   => plllock_in,
771         dwrite_enable_in           => dwrite_enable_w5300,
772         denable_enable_in          => denable_sig,
773         busy_enable_in             => busy_enable,
774         FTM_RS485_ready            => FTM_RS485_ready,
775         FTM_trigger_info           => rs465_data,
776         FTM_receiver_status        => rec_timeout_occured,
777         fad_event_counter          => trigger_id,
778         refclk_counter             => counter_result_internal,
779         refclk_too_high            => alarm_refclk_too_high_internal,
780         refclk_too_low             => alarm_refclk_too_low_internal,
781         board_id                   => board_id,
782         crate_id                   => crate_id,
783         DCM_PS_status              => DCM_PS_status,
784         DCM_locked_status          => DCM_locked_status,
785         DCM_ready_status           => DCM_ready_status,
786         SPI_SCLK_enable_status     => sclk_enable,
787         TRG_GEN_div                => c_trigger_mult,
788         dna                        => dna,
789         runnumber                  => runnumber,
790         timer_value                => time,
791         hardware_trigger_in        => trigger_out,
792         software_trigger_in        => software_trigger_in,
793         adc_data_array             => adc_data_array_int,
794         adc_output_enable_inverted => adc_oeb,
795         adc_clk_en                 => adc_clk_en,
796         adc_otr                    => adc_otr,
797         drs_channel_id             => drs_channel_id,
798         drs_readout_ready          => drs_readout_ready,
799         drs_readout_ready_ack      => drs_readout_ready_ack,
800         drs_clk_en                 => drs_clk_en,
801         start_read_drs_stop_cell   => drs_read_s_cell,
802         drs_srin_write_8b          => start_srin_write_8b,
803         drs_srin_write_ack         => srin_write_ack,
804         drs_srin_data              => drs_srin_data,
805         drs_srin_write_ready       => srin_write_ready,
806         drs_read_s_cell_ready      => drs_read_s_cell_ready,
807         drs_s_cell_array           => drs_s_cell_array,
808         drs_readout_started        => drs_readout_started,
809         trigger_veto               => trigger_veto1
810      );
811   dna_gen_instance : dna_gen
812      PORT MAP (
813         clk   => CLK_25,
814         dna   => dna,
815         ready => ready
816      );
817   I_main_drs_pulser : drs_pulser
818      PORT MAP (
819         CLK                      => CLK_25,
820         start_endless_mode       => drs_clk_en,
821         start_read_stop_pos_mode => drs_read_s_cell,
822         SROUT_in_0               => SROUT_in_0,
823         SROUT_in_1               => SROUT_in_1,
824         SROUT_in_2               => SROUT_in_2,
825         SROUT_in_3               => SROUT_in_3,
826         stop_pos                 => drs_s_cell_array,
827         stop_pos_valid           => drs_read_s_cell_ready,
828         start_srin_write_8b      => start_srin_write_8b,
829         srin_write_ready         => srin_write_ready,
830         srin_write_ack           => srin_write_ack,
831         srin_data                => drs_srin_data,
832         SRIN_out                 => SRIN_out,
833         RSRLOAD                  => RSRLOAD,
834         SRCLK                    => SRCLK1
835      );
836   led_controller_instance : led_controller
837      GENERIC MAP (
838         HEARTBEAT_PWM_DIVIDER => 50000,
839         WAITING_DIVIDER       => 50000000
840      )
841      PORT MAP (
842         CLK                    => CLK_50_internal,
843         green                  => green,
844         amber                  => amber,
845         red                    => red,
846         additional_flasher_out => OPEN,
847         trigger                => drs_readout_started,
848         w5300_reset            => wiz_reset_sig,
849         trigger_veto           => trig_veto,
850         refclk_too_high        => alarm_refclk_too_high_internal,
851         refclk_too_low         => alarm_refclk_too_low_internal,
852         socks_waiting          => socks_waiting,
853         socks_connected        => socks_connected
854      );
855   Inst_memory_manager_2 : memory_manager_2
856      GENERIC MAP (
857         RAM_ADDR_WIDTH_64B => RAMADDRWIDTH64b,
858         RAM_ADDR_WIDTH_16B => RAMADDRWIDTH64b+2
859      )
860      PORT MAP (
861         state                  => mem_manager_state,
862         clk                    => CLK_25,
863         config_start           => memory_manager_config_start,
864         config_ready           => memory_manager_config_valid,
865         roi_array              => roi_setting,
866         roi_max                => roi_max,
867         package_length         => package_length,
868         wiz_number_of_channels => wiz_number_of_channels,
869         dg_start_config        => dg_start_config,
870         dg_config_done         => dg_config_done,
871         ram_write_ready        => ram_write_ready,
872         ram_write_ea           => ram_write_ea,
873         ram_start_addr         => ram_start_addr,
874         wiz_read_done          => data_valid_ack,
875         wiz_write_ea           => wiz_write_ea,
876         wiz_write_length       => wiz_write_length,
877         wiz_ram_start_addr     => wiz_ram_start_addr,
878         wiz_write_header       => wiz_write_header,
879         wiz_write_end          => wiz_write_end,
880         data_ram_empty         => data_ram_empty
881      );
882   I_main_SPI_interface : spi_interface
883      PORT MAP (
884         clk_50MHz         => CLK_50_internal,
885         config_start      => spi_interface_config_start,
886         dac_array         => dac_setting,
887         sclk_enable_i     => sclk_enable,
888         config_ready      => spi_interface_config_valid,
889         current_dac_array => current_dac_array,
890         dac_cs            => dac_cs,
891         mosi              => mosi,
892         sclk              => sclk,
893         sensor_array      => sensor_array,
894         sensor_cs         => sensor_cs,
895         sensor_ready      => sensor_ready,
896         miso              => sio
897      );
898   timer_instance : timer
899      GENERIC MAP (
900         TIMER_WIDTH => 32,
901         PRESCALER   => 5000
902      )
903      PORT MAP (
904         clk           => CLK_50_internal,
905         time_o        => time,
906         synch_i       => trigger_out,
907         synched_o     => OPEN,
908         reset_synch_i => reset_synch_i,
909         enable_i      => enable_i
910      );
911   trigger_counter_instance : trigger_counter
912      PORT MAP (
913         trigger_id => trigger_id,
914         trigger    => trigger_out,
915         reset      => reset_trigger_id,
916         clk        => CLK_25_PS_internal
917      );
918   trigger_manager_instance : trigger_manager
919      PORT MAP (
920         clk                   => CLK_25,
921         trigger_in            => enabled_trigger_or_s_trigger,
922         trigger_out           => trigger_out,
923         drs_write             => dwrite_trigger_manager,
924         drs_readout_ready     => drs_readout_ready,
925         drs_readout_ready_ack => drs_readout_ready_ack
926      );
927   w5300_modul_instance : w5300_modul
928      GENERIC MAP (
929         RAM_ADDR_WIDTH => RAMADDRWIDTH64b+2
930      )
931      PORT MAP (
932         state                         => w5300_state,
933         debug_data_ram_empty          => debug_data_ram_empty,
934         debug_data_valid              => debug_data_valid,
935         data_generator_idle_i         => is_idle,
936         socket_tx_free_out            => socket_tx_free_out,
937         clk                           => CLK_50_internal,
938         wiz_reset                     => wiz_reset_sig,
939         addr                          => wiz_addr,
940         data                          => wiz_data,
941         cs                            => wiz_cs,
942         wr                            => wiz_wr,
943         led                           => led,
944         rd                            => wiz_rd,
945         int                           => wiz_int,
946         write_length                  => wiz_write_length,
947         ram_start_addr                => wiz_ram_start_addr,
948         ram_data                      => ram_data,
949         ram_addr                      => ram_addr,
950         data_valid                    => wiz_write_ea,
951         data_valid_ack                => data_valid_ack,
952         busy                          => OPEN,
953         write_header_flag             => wiz_write_header,
954         write_end_flag                => wiz_write_end,
955         fifo_channels                 => wiz_number_of_channels,
956         s_trigger                     => s_trigger,
957         c_trigger_enable              => c_trigger_enable,
958         c_trigger_mult                => c_trigger_mult,
959         memory_manager_config_start_o => memory_manager_config_start,
960         memory_manager_config_valid_i => memory_manager_config_valid,
961         spi_interface_config_start_o  => spi_interface_config_start,
962         spi_interface_config_valid_i  => spi_interface_config_valid,
963         dac_setting                   => dac_setting,
964         roi_setting                   => roi_setting,
965         runnumber                     => runnumber,
966         reset_trigger_id              => reset_trigger_id,
967         data_ram_empty                => data_ram_empty,
968         MAC_jumper                    => D_T_in,
969         BoardID                       => board_id,
970         CrateID                       => crate_id,
971         trigger_enable                => trigger_enable,
972         denable                       => denable_prim,
973         dwrite_enable                 => dwrite_enable_w5300,
974         sclk_enable                   => sclk_enable,
975         srclk_enable                  => srclk_enable,
976         busy_enable                   => busy_enable,
977         ps_direction                  => ps_direction,
978         ps_do_phase_shift             => ps_do_phase_shift,
979         ps_reset                      => ps_reset,
980         ps_ready                      => DCM_ready_status,
981         socks_waiting                 => socks_waiting,
982         socks_connected               => socks_connected
983      );
984
985   -- Implicit buffered output assignments
986   CLK_25_PS             <= CLK_25_PS_internal;
987   CLK_50                <= CLK_50_internal;
988   alarm_refclk_too_high <= alarm_refclk_too_high_internal;
989   alarm_refclk_too_low  <= alarm_refclk_too_low_internal;
990   counter_result        <= counter_result_internal;
991
992END struct;
Note: See TracBrowser for help on using the repository browser.