source: firmware/FAD/FACT_FAD_20MHz_VAR_PS/FACT_FAD_lib/hdl/memory_manager_beha.vhd @ 10156

Last change on this file since 10156 was 10156, checked in by neise, 9 years ago
still unstable
File size: 11.6 KB
Line 
1--
2-- VHDL Architecture FACT_FAD_lib.memory_manager.beha
3--
4-- Created:
5--          by - kai.UNKNOWN (E5PCXX)
6--          at - 14:33:25 02.03.2010
7--
8-- using Mentor Graphics HDL Designer(TM) 2008.1 (Build 17)
9--
10library ieee;
11use ieee.std_logic_1164.all;
12use IEEE.STD_LOGIC_ARITH.all;
13use ieee.STD_LOGIC_UNSIGNED.all;
14
15library FACT_FAD_lib;
16use FACT_FAD_lib.fad_definitions.all;
17
18-- library UNISIM;
19-- use UNISIM.VComponents.all;
20-- USE IEEE.NUMERIC_STD.all;
21
22-- RAM_ADDR_WIDTH_64B is used for
23-- output ram_start_addr
24
25-- RAM_ADDR_WIDTH_16B is used for
26-- output wiz_ram_start_addr
27
28
29ENTITY memory_manager IS
30  generic(
31     RAM_ADDR_WIDTH_64B : integer := 12;
32     RAM_ADDR_WIDTH_16B : integer := 14 
33   );
34   PORT( 
35      clk : IN std_logic;
36      config_start : IN std_logic;
37      ram_write_ready : IN std_logic;
38      -- --
39      ram_write_ready_ack : OUT std_logic := '0';
40      -- --
41      roi_array : IN roi_array_type;
42      ram_write_ea : OUT std_logic := '0';
43      config_ready, config_started : OUT std_logic := '0';
44      roi_max : OUT roi_max_type := (others => conv_std_logic_vector (0, 11));
45      package_length : OUT std_logic_vector (15 downto 0) := (others => '0');
46      wiz_ram_start_addr : OUT std_logic_vector (RAM_ADDR_WIDTH_16B-1 downto 0) := (others => '0');
47      wiz_write_length : OUT std_logic_vector (16 downto 0) := (others => '0');
48      wiz_number_of_channels : OUT std_logic_vector (3 downto 0) := (others => '0');
49      wiz_write_ea : OUT std_logic := '0';
50      wiz_write_header : OUT std_logic := '0';
51      wiz_write_end : OUT std_logic := '0';
52      wiz_busy : IN std_logic;
53            wiz_ack : IN std_logic;
54      ram_start_addr : OUT std_logic_vector (RAM_ADDR_WIDTH_64B-1 DOWNTO 0) := (others => '0')
55   );
56
57-- Declarations
58
59END memory_manager ;
60
61--
62ARCHITECTURE beha OF memory_manager IS
63
64type state_mm_type is (MM_CONFIG, MAX_ROI, MAX_ROI1, MAX_ROI2, FIFO_CALC, RAM_CALC, RAM_CALC1, RAM_CALC2, MM_MAIN, MM_MAIN1, MM_MAIN2, MM_MAIN3, MM_MAIN4);
65signal state_mm : state_mm_type := MM_CONFIG;
66
67--type roi_array_type is array (0 to 35) of integer range 0 to 1024;
68type roi_max_array_type is array (0 to 8) of integer range 0 to 1024;
69type channel_size_type is array (0 to 8) of integer range 0 to W5300_TX_FIFO_SIZE;
70type fifo_write_length_type is array (0 to 8) of integer range 0 to W5300_TX_FIFO_SIZE;
71type fifo_channels_array_type is array (0 to 8) of integer range 0 to 9;
72type fifo_package_size_ram_type is array (0 to 8) of integer range 0 to RAM_SIZE_16B;
73
74signal roi_max_array : roi_max_array_type := (others => 0);
75
76-- size of channel groups (16 bit)
77signal channel_size : channel_size_type := (others => 0);
78-- write length of packages (16 bit)
79signal fifo_write_length : fifo_write_length_type := (others => 0);
80-- number of channels per package
81signal fifo_channels_array : fifo_channels_array_type := (others => 0);
82-- size of packages in ram (16 bit)
83signal fifo_package_size_ram : fifo_package_size_ram_type := (others => 0);
84--
85signal event_size_ram : integer range 0 to RAM_SIZE_16B := 0;
86signal event_size_ram_64b : integer range 0 to RAM_SIZE_64B := 0;
87signal event_size : integer range 0 to RAM_SIZE_16B := 0;
88
89signal drs_id : integer range 0 to 4 := 0;
90signal channel_id : integer range 0 to 9 := 0;
91signal channel_index : integer range 0 to 9 := 0;
92signal package_index : integer range 0 to 9 := 0;
93signal number_of_packages : integer range 0 to 9 := 0;
94signal max_events_ram, events_in_ram : integer range 0 to 2048;
95signal event_start_addr : integer range 0 to (RAM_SIZE_64B - 1);
96signal write_start_addr : integer range 0 to (RAM_SIZE_16B - 1);
97signal event_ready_flag : std_logic := '0';
98signal wiz_ack_flag, wiz_write_ea_flag: std_logic := '0';
99
100signal roi_index : integer range 0 to 45 := 0;
101signal temp_roi : integer range 0 to 1024 := 0;
102
103BEGIN
104
105--  led <= conv_std_logic_vector (events_in_ram, 4) & "00" & wiz_ack & wiz_busy;
106 
107  mm : process (clk)
108  begin
109    if rising_edge (clk) then
110      case state_mm is
111   
112        when MM_CONFIG =>
113          if (config_start = '1') then
114            config_started <= '1';
115            roi_max_array <= (others => 0);
116            channel_size <= (others => 0);
117            fifo_write_length <= (others => 0);
118            fifo_channels_array <= (others => 0);
119            event_size <= 0;
120            ram_write_ea <= '0';
121            state_mm <= MAX_ROI;
122          end if;
123       
124        -- calculate max ROIs and channel sizes
125        when MAX_ROI =>
126          roi_index <= (drs_id * 9) + channel_id;
127          state_mm <= MAX_ROI1;
128        when MAX_ROI1 =>
129          temp_roi <= roi_array (roi_index);
130          state_mm <= MAX_ROI2;
131        when MAX_ROI2 =>
132          if (channel_id < 9) then
133            if ( temp_roi > roi_max_array (channel_id)) then
134              roi_max_array (channel_id) <= temp_roi;
135            end if;
136            channel_size (channel_id) <= channel_size (channel_id) + temp_roi + CHANNEL_HEADER_SIZE;
137            drs_id <= drs_id + 1;
138            state_mm <= MAX_ROI;
139            if (drs_id = 3) then
140              drs_id <= 0;
141              channel_id <= channel_id + 1;
142            end if;
143          else
144            drs_id <= 0;
145            channel_id <= 0;
146            channel_size (0) <= channel_size (0) + PACKAGE_HEADER_LENGTH;
147            channel_size (8) <= channel_size (8) + PACKAGE_END_LENGTH;
148            state_mm <= FIFO_CALC;
149          end if;
150       
151        -- calculate number of channels that fit in FIFO
152        when FIFO_CALC =>
153          if (channel_id < 9) then
154            if ((fifo_write_length (package_index) + channel_size (channel_id)) <= W5300_TX_FIFO_SIZE) then
155              fifo_write_length (package_index) <= fifo_write_length (package_index) + channel_size (channel_id);
156              fifo_channels_array (package_index) <= fifo_channels_array (package_index) + 1;
157              channel_id <= channel_id + 1;
158              event_size <= event_size + channel_size (channel_id);
159            else
160              package_index <= package_index + 1;
161            end if;
162          else
163            number_of_packages <= package_index + 1;
164            package_index <= 0;
165            channel_index <= 0;
166            channel_id <= 0;
167            fifo_package_size_ram <= (others => 0);
168            fifo_package_size_ram (0) <= PACKAGE_HEADER_LENGTH + PACKAGE_HEADER_ZEROS; 
169            event_size_ram <= 0;
170            event_size_ram_64b <= 0;
171            max_events_ram <= 0;           
172            state_mm <= RAM_CALC;
173          end if;
174         
175        when RAM_CALC =>
176          if (package_index < number_of_packages) then
177            if (channel_index < fifo_channels_array (package_index)) then
178              fifo_package_size_ram (package_index) <= 
179                          fifo_package_size_ram (package_index) + ((roi_max_array (channel_id) + CHANNEL_HEADER_SIZE) * NUMBER_OF_DRS);
180              channel_index <= channel_index + 1;
181              channel_id <= channel_id + 1;
182            else
183              package_index <= package_index + 1;
184              event_size_ram <= event_size_ram + fifo_package_size_ram (package_index);
185              channel_index <= 0;
186            end if;
187          else
188            fifo_package_size_ram (package_index - 1) <= fifo_package_size_ram (package_index - 1) + PACKAGE_END_LENGTH + PACKAGE_END_ZEROS;
189            event_size_ram <= event_size_ram + PACKAGE_END_LENGTH + PACKAGE_END_ZEROS;
190            state_mm <= RAM_CALC1;
191          end if;
192        when RAM_CALC1 =>
193          max_events_ram <= max_events_ram + 1;
194          if ((max_events_ram * event_size_ram) <= RAM_SIZE_16B) then
195            state_mm <= RAM_CALC1;
196          else
197            max_events_ram <= max_events_ram - 1;
198            state_mm <= RAM_CALC2;
199          end if;
200        when RAM_CALC2 =>
201          event_size_ram_64b <= (event_size_ram / 4);
202          events_in_ram <= 0;
203          event_start_addr <= 0;
204          write_start_addr <= 0;
205          package_index <= 0;
206          channel_id <= 0;
207          ram_start_addr <= (others => '0');
208          ram_write_ea <= '1';
209          config_started <= '0';
210          config_ready <= '1';
211          package_length <= conv_std_logic_vector (event_size, 16);
212          for i in 0 to 8 loop
213            roi_max(i) <= conv_std_logic_vector(roi_max_array(i), 11);
214          end loop;
215         
216          event_ready_flag <= '0';
217          wiz_ack_flag <= '0';
218          wiz_write_ea_flag <= '0';
219          state_mm <= MM_MAIN;
220         
221        when MM_MAIN =>
222          state_mm <= MM_MAIN1;
223          if (config_start = '1') then
224            config_ready <= '0';
225            if (events_in_ram = 0) then
226              state_mm <= MM_CONFIG;
227            end if;
228          end if;
229
230        when MM_MAIN1 =>
231          state_mm <= MM_MAIN2;
232          if ((ram_write_ready = '1') and (event_ready_flag = '0')) then
233            ram_write_ea <= '0';
234            -- --
235            ram_write_ready_ack <= '1';
236            -- --
237            events_in_ram <= events_in_ram + 1;
238            if ((event_start_addr + event_size_ram_64b) < (RAM_SIZE_64B - event_size_ram_64b)) then
239              event_start_addr <= event_start_addr + event_size_ram_64b;
240            else
241              event_start_addr <= 0;
242            end if;
243            event_ready_flag <= '1';
244          end if;
245         
246
247        when MM_MAIN2 =>
248          state_mm <= MM_MAIN3;
249          if ((event_ready_flag = '1') and (ram_write_ready = '0')) then
250            if (events_in_ram < max_events_ram) then
251              ram_write_ea <= '1';             
252              ram_start_addr <= conv_std_logic_vector(event_start_addr, RAM_ADDR_WIDTH_64B);
253              event_ready_flag <= '0';
254              -- --
255              ram_write_ready_ack <= '0';
256              -- --
257            end if;
258          end if;
259
260        when MM_MAIN3 =>
261          state_mm <= MM_MAIN4;
262          if ((wiz_ack = '1') and (wiz_ack_flag = '0')) then
263            wiz_ack_flag <= '1';
264            wiz_write_ea <= '0';
265            package_index <= package_index + 1;
266            if (package_index = (number_of_packages - 1)) then
267              -- next address
268              if ((write_start_addr + fifo_package_size_ram (package_index)) < (RAM_SIZE_16B - event_size_ram)) then
269                write_start_addr <= write_start_addr + fifo_package_size_ram (package_index);
270              else
271                write_start_addr <= 0;
272              end if;
273            else
274              write_start_addr <= write_start_addr + fifo_package_size_ram (package_index);
275            end if;
276          end if; -- wiz_ack_int
277         
278        when MM_MAIN4 =>
279          state_mm <= MM_MAIN;
280          if ((events_in_ram > 0) and (wiz_busy = '0')) then
281            if (package_index < number_of_packages) then             
282              wiz_ram_start_addr <= conv_std_logic_vector(write_start_addr, RAM_ADDR_WIDTH_16B);
283              wiz_write_length <= conv_std_logic_vector(fifo_write_length (package_index), 17);
284              wiz_number_of_channels <= conv_std_logic_vector(fifo_channels_array (package_index), 4);
285              wiz_write_ea <= '1';
286              wiz_ack_flag <= '0';
287              if (package_index = 0) then
288                -- first package -> write header
289                wiz_write_header <= '1';
290              else
291                wiz_write_header <= '0';
292              end if;
293              if (package_index = (number_of_packages - 1)) then
294                -- last package -> write end-flag
295                wiz_write_end <= '1';
296              else
297                wiz_write_end <= '0';
298              end if;
299            else
300              events_in_ram <= events_in_ram - 1;
301              package_index <= 0;
302            end if;
303          end if; 
304         
305       
306      end case; -- state_mm
307    end if;
308  end process mm; 
309 
310   
311 
312END ARCHITECTURE beha;
313
Note: See TracBrowser for help on using the repository browser.