source: firmware/FAD/FACT_FAD_20MHz_VAR_PS/FACT_FAD_lib/hdl/memory_manager_beha.vhd @ 10174

Last change on this file since 10174 was 10174, checked in by neise, 9 years ago
File size: 11.6 KB
Line 
1--
2-- VHDL Architecture FACT_FAD_lib.memory_manager.beha
3--
4-- Created:
5--          by - kai.UNKNOWN (E5PCXX)
6--          at - 14:33:25 02.03.2010
7--
8-- using Mentor Graphics HDL Designer(TM) 2008.1 (Build 17)
9--
10library ieee;
11use ieee.std_logic_1164.all;
12use IEEE.STD_LOGIC_ARITH.all;
13use ieee.STD_LOGIC_UNSIGNED.all;
14
15library FACT_FAD_lib;
16use FACT_FAD_lib.fad_definitions.all;
17
18-- library UNISIM;
19-- use UNISIM.VComponents.all;
20-- USE IEEE.NUMERIC_STD.all;
21
22-- RAM_ADDR_WIDTH_64B is used for
23-- output ram_start_addr
24
25-- RAM_ADDR_WIDTH_16B is used for
26-- output wiz_ram_start_addr
27
28
29ENTITY memory_manager IS
30  generic(
31     RAM_ADDR_WIDTH_64B : integer := 12;
32     RAM_ADDR_WIDTH_16B : integer := 14 
33   );
34   PORT( 
35      clk : IN std_logic;
36      config_start : IN std_logic;
37      ram_write_ready : IN std_logic;
38      -- --
39      ram_write_ready_ack : OUT std_logic := '0';
40      -- --
41      roi_array : IN roi_array_type;
42      ram_write_ea : OUT std_logic := '0';
43      config_ready, config_started : OUT std_logic := '0';
44      roi_max : OUT roi_max_type := (others => conv_std_logic_vector (0, 11));
45      package_length : OUT std_logic_vector (15 downto 0) := (others => '0');
46      wiz_ram_start_addr : OUT std_logic_vector (RAM_ADDR_WIDTH_16B-1 downto 0) := (others => '0');
47      wiz_write_length : OUT std_logic_vector (16 downto 0) := (others => '0');
48      wiz_number_of_channels : OUT std_logic_vector (3 downto 0) := (others => '0');
49      wiz_write_ea : OUT std_logic := '0';
50      wiz_write_header : OUT std_logic := '0';
51      wiz_write_end : OUT std_logic := '0';
52      wiz_busy : IN std_logic;
53        wiz_ack : IN std_logic;
54        buffer_ram_empty : out std_logic;
55      ram_start_addr : OUT std_logic_vector (RAM_ADDR_WIDTH_64B-1 DOWNTO 0) := (others => '0')
56   );
57
58-- Declarations
59
60END memory_manager ;
61
62--
63ARCHITECTURE beha OF memory_manager IS
64
65type state_mm_type is (MM_CONFIG, MAX_ROI, MAX_ROI1, MAX_ROI2, FIFO_CALC, RAM_CALC, RAM_CALC1, RAM_CALC2, MM_MAIN, MM_MAIN1, MM_MAIN2, MM_MAIN3, MM_MAIN4);
66signal state_mm : state_mm_type := MM_CONFIG;
67
68--type roi_array_type is array (0 to 35) of integer range 0 to 1024;
69type roi_max_array_type is array (0 to 8) of integer range 0 to 1024;
70type channel_size_type is array (0 to 8) of integer range 0 to W5300_TX_FIFO_SIZE;
71type fifo_write_length_type is array (0 to 8) of integer range 0 to W5300_TX_FIFO_SIZE;
72type fifo_channels_array_type is array (0 to 8) of integer range 0 to 9;
73type fifo_package_size_ram_type is array (0 to 8) of integer range 0 to RAM_SIZE_16B;
74
75signal roi_max_array : roi_max_array_type := (others => 0);
76
77-- size of channel groups (16 bit)
78signal channel_size : channel_size_type := (others => 0);
79-- write length of packages (16 bit)
80signal fifo_write_length : fifo_write_length_type := (others => 0);
81-- number of channels per package
82signal fifo_channels_array : fifo_channels_array_type := (others => 0);
83-- size of packages in ram (16 bit)
84signal fifo_package_size_ram : fifo_package_size_ram_type := (others => 0);
85--
86signal event_size_ram : integer range 0 to RAM_SIZE_16B := 0;
87signal event_size_ram_64b : integer range 0 to RAM_SIZE_64B := 0;
88signal event_size : integer range 0 to RAM_SIZE_16B := 0;
89
90signal drs_id : integer range 0 to 4 := 0;
91signal channel_id : integer range 0 to 9 := 0;
92signal channel_index : integer range 0 to 9 := 0;
93signal package_index : integer range 0 to 9 := 0;
94signal number_of_packages : integer range 0 to 9 := 0;
95signal max_events_ram, events_in_ram : integer range 0 to 2048;
96signal event_start_addr : integer range 0 to (RAM_SIZE_64B - 1);
97signal write_start_addr : integer range 0 to (RAM_SIZE_16B - 1);
98signal event_ready_flag : std_logic := '0';
99signal wiz_ack_flag, wiz_write_ea_flag: std_logic := '0';
100
101signal roi_index : integer range 0 to 45 := 0;
102signal temp_roi : integer range 0 to 1024 := 0;
103
104BEGIN
105
106--  led <= conv_std_logic_vector (events_in_ram, 4) & "00" & wiz_ack & wiz_busy;
107  buffer_ram_empty <= '0' when events_in_ram=0 else '1'; 
108 
109  mm : process (clk)
110  begin
111    if rising_edge (clk) then
112      case state_mm is
113   
114        when MM_CONFIG =>
115          if (config_start = '1') then
116            config_started <= '1';
117            roi_max_array <= (others => 0);
118            channel_size <= (others => 0);
119            fifo_write_length <= (others => 0);
120            fifo_channels_array <= (others => 0);
121            event_size <= 0;
122            ram_write_ea <= '0';
123            state_mm <= MAX_ROI;
124          end if;
125       
126        -- calculate max ROIs and channel sizes
127        when MAX_ROI =>
128          roi_index <= (drs_id * 9) + channel_id;
129          state_mm <= MAX_ROI1;
130        when MAX_ROI1 =>
131          temp_roi <= roi_array (roi_index);
132          state_mm <= MAX_ROI2;
133        when MAX_ROI2 =>
134          if (channel_id < 9) then
135            if ( temp_roi > roi_max_array (channel_id)) then
136              roi_max_array (channel_id) <= temp_roi;
137            end if;
138            channel_size (channel_id) <= channel_size (channel_id) + temp_roi + CHANNEL_HEADER_SIZE;
139            drs_id <= drs_id + 1;
140            state_mm <= MAX_ROI;
141            if (drs_id = 3) then
142              drs_id <= 0;
143              channel_id <= channel_id + 1;
144            end if;
145          else
146            drs_id <= 0;
147            channel_id <= 0;
148            channel_size (0) <= channel_size (0) + PACKAGE_HEADER_LENGTH;
149            channel_size (8) <= channel_size (8) + PACKAGE_END_LENGTH;
150            state_mm <= FIFO_CALC;
151          end if;
152       
153        -- calculate number of channels that fit in FIFO
154        when FIFO_CALC =>
155          if (channel_id < 9) then
156            if ((fifo_write_length (package_index) + channel_size (channel_id)) <= W5300_TX_FIFO_SIZE) then
157              fifo_write_length (package_index) <= fifo_write_length (package_index) + channel_size (channel_id);
158              fifo_channels_array (package_index) <= fifo_channels_array (package_index) + 1;
159              channel_id <= channel_id + 1;
160              event_size <= event_size + channel_size (channel_id);
161            else
162              package_index <= package_index + 1;
163            end if;
164          else
165            number_of_packages <= package_index + 1;
166            package_index <= 0;
167            channel_index <= 0;
168            channel_id <= 0;
169            fifo_package_size_ram <= (others => 0);
170            fifo_package_size_ram (0) <= PACKAGE_HEADER_LENGTH + PACKAGE_HEADER_ZEROS; 
171            event_size_ram <= 0;
172            event_size_ram_64b <= 0;
173            max_events_ram <= 0;           
174            state_mm <= RAM_CALC;
175          end if;
176         
177        when RAM_CALC =>
178          if (package_index < number_of_packages) then
179            if (channel_index < fifo_channels_array (package_index)) then
180              fifo_package_size_ram (package_index) <= 
181                          fifo_package_size_ram (package_index) + ((roi_max_array (channel_id) + CHANNEL_HEADER_SIZE) * NUMBER_OF_DRS);
182              channel_index <= channel_index + 1;
183              channel_id <= channel_id + 1;
184            else
185              package_index <= package_index + 1;
186              event_size_ram <= event_size_ram + fifo_package_size_ram (package_index);
187              channel_index <= 0;
188            end if;
189          else
190            fifo_package_size_ram (package_index - 1) <= fifo_package_size_ram (package_index - 1) + PACKAGE_END_LENGTH + PACKAGE_END_ZEROS;
191            event_size_ram <= event_size_ram + PACKAGE_END_LENGTH + PACKAGE_END_ZEROS;
192            state_mm <= RAM_CALC1;
193          end if;
194        when RAM_CALC1 =>
195          max_events_ram <= max_events_ram + 1;
196          if ((max_events_ram * event_size_ram) <= RAM_SIZE_16B) then
197            state_mm <= RAM_CALC1;
198          else
199            max_events_ram <= max_events_ram - 1;
200            state_mm <= RAM_CALC2;
201          end if;
202        when RAM_CALC2 =>
203          event_size_ram_64b <= (event_size_ram / 4);
204          events_in_ram <= 0;
205          event_start_addr <= 0;
206          write_start_addr <= 0;
207          package_index <= 0;
208          channel_id <= 0;
209          ram_start_addr <= (others => '0');
210          ram_write_ea <= '1';
211          config_started <= '0';
212          config_ready <= '1';
213          package_length <= conv_std_logic_vector (event_size, 16);
214          for i in 0 to 8 loop
215            roi_max(i) <= conv_std_logic_vector(roi_max_array(i), 11);
216          end loop;
217         
218          event_ready_flag <= '0';
219          wiz_ack_flag <= '0';
220          wiz_write_ea_flag <= '0';
221          state_mm <= MM_MAIN;
222         
223        when MM_MAIN =>
224          state_mm <= MM_MAIN1;
225          if (config_start = '1') then
226            config_ready <= '0';
227            if (events_in_ram = 0) then
228              state_mm <= MM_CONFIG;
229            end if;
230          end if;
231
232        when MM_MAIN1 =>
233          state_mm <= MM_MAIN2;
234          if ((ram_write_ready = '1') and (event_ready_flag = '0')) then
235            ram_write_ea <= '0';
236            -- --
237            ram_write_ready_ack <= '1';
238            -- --
239            events_in_ram <= events_in_ram + 1;
240            if ((event_start_addr + event_size_ram_64b) < (RAM_SIZE_64B - event_size_ram_64b)) then
241              event_start_addr <= event_start_addr + event_size_ram_64b;
242            else
243              event_start_addr <= 0;
244            end if;
245            event_ready_flag <= '1';
246          end if;
247         
248
249        when MM_MAIN2 =>
250          state_mm <= MM_MAIN3;
251          if ((event_ready_flag = '1') and (ram_write_ready = '0')) then
252            if (events_in_ram < max_events_ram) then
253              ram_write_ea <= '1';             
254              ram_start_addr <= conv_std_logic_vector(event_start_addr, RAM_ADDR_WIDTH_64B);
255              event_ready_flag <= '0';
256              -- --
257              ram_write_ready_ack <= '0';
258              -- --
259            end if;
260          end if;
261
262        when MM_MAIN3 =>
263          state_mm <= MM_MAIN4;
264          if ((wiz_ack = '1') and (wiz_ack_flag = '0')) then
265            wiz_ack_flag <= '1';
266            wiz_write_ea <= '0';
267            package_index <= package_index + 1;
268            if (package_index = (number_of_packages - 1)) then
269              -- next address
270              if ((write_start_addr + fifo_package_size_ram (package_index)) < (RAM_SIZE_16B - event_size_ram)) then
271                write_start_addr <= write_start_addr + fifo_package_size_ram (package_index);
272              else
273                write_start_addr <= 0;
274              end if;
275            else
276              write_start_addr <= write_start_addr + fifo_package_size_ram (package_index);
277            end if;
278          end if; -- wiz_ack_int
279         
280        when MM_MAIN4 =>
281          state_mm <= MM_MAIN;
282          if ((events_in_ram > 0) and (wiz_busy = '0')) then
283            if (package_index < number_of_packages) then             
284              wiz_ram_start_addr <= conv_std_logic_vector(write_start_addr, RAM_ADDR_WIDTH_16B);
285              wiz_write_length <= conv_std_logic_vector(fifo_write_length (package_index), 17);
286              wiz_number_of_channels <= conv_std_logic_vector(fifo_channels_array (package_index), 4);
287              wiz_write_ea <= '1';
288              wiz_ack_flag <= '0';
289              if (package_index = 0) then
290                -- first package -> write header
291                wiz_write_header <= '1';
292              else
293                wiz_write_header <= '0';
294              end if;
295              if (package_index = (number_of_packages - 1)) then
296                -- last package -> write end-flag
297                wiz_write_end <= '1';
298              else
299                wiz_write_end <= '0';
300              end if;
301            else
302              events_in_ram <= events_in_ram - 1;
303              package_index <= 0;
304            end if;
305          end if; 
306         
307       
308      end case; -- state_mm
309    end if;
310  end process mm; 
311 
312   
313 
314END ARCHITECTURE beha;
315
Note: See TracBrowser for help on using the repository browser.