source: firmware/FAD/FACT_FAD_20MHz_VAR_PS/FACT_FAD_lib/hdl/memory_manager_beha.vhd @ 10729

Last change on this file since 10729 was 10729, checked in by neise, 9 years ago
File size: 12.4 KB
Line 
1--
2-- VHDL Architecture FACT_FAD_lib.memory_manager.beha
3--
4-- Created:
5--          by - kai.UNKNOWN (E5PCXX)
6--          at - 14:33:25 02.03.2010
7--
8-- using Mentor Graphics HDL Designer(TM) 2008.1 (Build 17)
9--
10library ieee;
11use ieee.std_logic_1164.all;
12use IEEE.STD_LOGIC_ARITH.all;
13use ieee.STD_LOGIC_UNSIGNED.all;
14
15library FACT_FAD_lib;
16use FACT_FAD_lib.fad_definitions.all;
17
18-- library UNISIM;
19-- use UNISIM.VComponents.all;
20-- USE IEEE.NUMERIC_STD.all;
21
22-- RAM_ADDR_WIDTH_64B is used for
23-- output ram_start_addr
24
25-- RAM_ADDR_WIDTH_16B is used for
26-- output wiz_ram_start_addr
27
28
29ENTITY memory_manager IS
30generic(
31        RAM_ADDR_WIDTH_64B : integer := 12;
32        RAM_ADDR_WIDTH_16B : integer := 14 
33);
34PORT( 
35        clk : IN std_logic;
36        config_start : IN std_logic;
37        ram_write_ready : IN std_logic;
38        -- --
39        ram_write_ready_ack : OUT std_logic := '0';
40        -- --
41        roi_array : IN roi_array_type;
42        ram_write_ea : OUT std_logic := '0';
43        config_ready : OUT std_logic := '1';
44        roi_max : OUT roi_max_type := (others => conv_std_logic_vector (0, 11));
45        package_length : OUT std_logic_vector (15 downto 0) := (others => '0');
46        wiz_ram_start_addr : OUT std_logic_vector (RAM_ADDR_WIDTH_16B-1 downto 0) := (others => '0');
47        wiz_write_length : OUT std_logic_vector (16 downto 0) := (others => '0');
48        wiz_number_of_channels : OUT std_logic_vector (3 downto 0) := (others => '0');
49        wiz_write_ea : OUT std_logic := '0';
50        wiz_write_header : OUT std_logic := '0';
51        wiz_write_end : OUT std_logic := '0';
52        wiz_busy : IN std_logic;
53        wiz_ack : IN std_logic;
54        ram_start_addr : OUT std_logic_vector (RAM_ADDR_WIDTH_64B-1 DOWNTO 0) := (others => '0');
55        data_ram_empty : out std_logic
56);
57
58-- Declarations
59
60END memory_manager ;
61
62--
63ARCHITECTURE beha OF memory_manager IS
64
65type state_mm_type is (MM_CONFIG, MAX_ROI, MAX_ROI1, MAX_ROI2, FIFO_CALC, RAM_CALC, RAM_CALC1, RAM_CALC2, MM_MAIN, MM_MAIN1, MM_MAIN2, MM_MAIN3, MM_MAIN4);
66signal state_mm : state_mm_type := MM_CONFIG;
67
68--type roi_array_type is array (0 to 35) of integer range 0 to 1024;
69type roi_max_array_type is array (0 to 8) of integer range 0 to 1024;
70type channel_size_type is array (0 to 8) of integer range 0 to W5300_TX_FIFO_SIZE;
71type fifo_write_length_type is array (0 to 8) of integer range 0 to W5300_TX_FIFO_SIZE;
72type fifo_channels_array_type is array (0 to 8) of integer range 0 to 9;
73type fifo_package_size_ram_type is array (0 to 8) of integer range 0 to RAM_SIZE_16B;
74
75signal roi_max_array : roi_max_array_type := (others => 0);
76
77-- size of channel groups (16 bit)
78signal channel_size : channel_size_type := (others => 0);
79-- write length of packages (16 bit)
80signal fifo_write_length : fifo_write_length_type := (others => 0);
81-- number of channels per package
82signal fifo_channels_array : fifo_channels_array_type := (others => 0);
83-- size of packages in ram (16 bit)
84signal fifo_package_size_ram : fifo_package_size_ram_type := (others => 0);
85--
86signal event_size_ram : integer range 0 to RAM_SIZE_16B := 0;
87signal event_size_ram_64b : integer range 0 to RAM_SIZE_64B := 0;
88signal event_size : integer range 0 to RAM_SIZE_16B := 0;
89
90signal drs_id : integer range 0 to 4 := 0;
91signal channel_id : integer range 0 to 9 := 0;
92signal channel_index : integer range 0 to 9 := 0;
93signal package_index : integer range 0 to 9 := 0;
94signal number_of_packages : integer range 0 to 9 := 0;
95signal max_events_ram, events_in_ram : integer range 0 to 2048;
96signal event_start_addr : integer range 0 to (RAM_SIZE_64B - 1);
97signal write_start_addr : integer range 0 to (RAM_SIZE_16B - 1);
98signal event_ready_flag : std_logic := '0';
99signal wiz_ack_flag, wiz_write_ea_flag: std_logic := '0';
100
101signal roi_index : integer range 0 to 45 := 0;
102signal temp_roi : integer range 0 to 1024 := 0;
103
104-- SYNCH IN INPUT SIGNALS -----------------------------------------
105
106        signal config_start_sr          : std_logic_vector(1 downto 0) := "00";
107        signal ram_write_ready_sr       : std_logic_vector(1 downto 0) := "00";
108        signal wiz_busy_sr                      : std_logic_vector(1 downto 0) := "00";
109        signal wiz_ack_sr                       : std_logic_vector(1 downto 0) := "00";
110                -- no shift register, but local copy.
111        signal roi_array_local : roi_array_type;
112
113BEGIN
114
115--  led <= conv_std_logic_vector (events_in_ram, 4) & "00" & wiz_ack & wiz_busy;
116  data_ram_empty <= '1' when events_in_ram = 0 else '0'; 
117 
118  mm : process (clk)
119  begin
120    if rising_edge (clk) then
121        -- here: the synchin in of asynchronous input signals takes place.
122        config_start_sr         <= config_start_sr(0) & config_start;
123        ram_write_ready_sr      <= ram_write_ready_sr(0) & ram_write_ready;
124        wiz_busy_sr                     <= wiz_busy_sr(0) & wiz_busy;
125        wiz_ack_sr                      <= wiz_ack_sr(0) & wiz_ack;
126
127        roi_array_local         <= roi_array;
128       
129      case state_mm is
130   
131        when MM_CONFIG =>
132                        -- this if clause was doubled ... already in MAIN state config_start = '1' was checked...
133                        -- this is imho not needed and can cause trouble... DN 17.05.11
134          --if (config_start_sr = "11") then
135            config_ready <= '0';
136            roi_max_array <= (others => 0);
137            channel_size <= (others => 0);
138            fifo_write_length <= (others => 0);
139            fifo_channels_array <= (others => 0);
140            event_size <= 0;
141            ram_write_ea <= '0';
142            state_mm <= MAX_ROI;
143          --end if;
144       
145        -- calculate max ROIs and channel sizes
146        when MAX_ROI =>
147          roi_index <= (drs_id * 9) + channel_id;
148          state_mm <= MAX_ROI1;
149        when MAX_ROI1 =>
150          temp_roi <= roi_array_local (roi_index);
151          state_mm <= MAX_ROI2;
152        when MAX_ROI2 =>
153          if (channel_id < 9) then
154            if ( temp_roi > roi_max_array (channel_id)) then
155              roi_max_array (channel_id) <= temp_roi;
156            end if;
157            channel_size (channel_id) <= channel_size (channel_id) + temp_roi + CHANNEL_HEADER_SIZE;
158            drs_id <= drs_id + 1;
159            state_mm <= MAX_ROI;
160            if (drs_id = 3) then
161              drs_id <= 0;
162              channel_id <= channel_id + 1;
163            end if;
164          else
165            drs_id <= 0;
166            channel_id <= 0;
167            channel_size (0) <= channel_size (0) + PACKAGE_HEADER_LENGTH;
168            channel_size (8) <= channel_size (8) + PACKAGE_END_LENGTH;
169            state_mm <= FIFO_CALC;
170          end if;
171       
172        -- calculate number of channels that fit in FIFO
173        when FIFO_CALC =>
174          if (channel_id < 9) then
175            if ((fifo_write_length (package_index) + channel_size (channel_id)) <= W5300_TX_FIFO_SIZE) then
176              fifo_write_length (package_index) <= fifo_write_length (package_index) + channel_size (channel_id);
177              fifo_channels_array (package_index) <= fifo_channels_array (package_index) + 1;
178              channel_id <= channel_id + 1;
179              event_size <= event_size + channel_size (channel_id);
180            else
181              package_index <= package_index + 1;
182            end if;
183          else
184            number_of_packages <= package_index + 1;
185            package_index <= 0;
186            channel_index <= 0;
187            channel_id <= 0;
188            fifo_package_size_ram <= (others => 0);
189            fifo_package_size_ram (0) <= PACKAGE_HEADER_LENGTH + PACKAGE_HEADER_ZEROS; 
190            event_size_ram <= 0;
191            event_size_ram_64b <= 0;
192            max_events_ram <= 0;           
193            state_mm <= RAM_CALC;
194          end if;
195         
196        when RAM_CALC =>
197          if (package_index < number_of_packages) then
198            if (channel_index < fifo_channels_array (package_index)) then
199              fifo_package_size_ram (package_index) <= 
200                          fifo_package_size_ram (package_index) + ((roi_max_array (channel_id) + CHANNEL_HEADER_SIZE) * NUMBER_OF_DRS);
201              channel_index <= channel_index + 1;
202              channel_id <= channel_id + 1;
203            else
204              package_index <= package_index + 1;
205              event_size_ram <= event_size_ram + fifo_package_size_ram (package_index);
206              channel_index <= 0;
207            end if;
208          else
209            fifo_package_size_ram (package_index - 1) <= fifo_package_size_ram (package_index - 1) + PACKAGE_END_LENGTH + PACKAGE_END_ZEROS;
210            event_size_ram <= event_size_ram + PACKAGE_END_LENGTH + PACKAGE_END_ZEROS;
211            state_mm <= RAM_CALC1;
212          end if;
213        when RAM_CALC1 =>
214          max_events_ram <= max_events_ram + 1;
215          if ((max_events_ram * event_size_ram) <= RAM_SIZE_16B) then
216            state_mm <= RAM_CALC1;
217          else
218            max_events_ram <= max_events_ram - 1;
219            state_mm <= RAM_CALC2;
220          end if;
221        when RAM_CALC2 =>
222          event_size_ram_64b <= (event_size_ram / 4);
223          events_in_ram <= 0;
224          event_start_addr <= 0;
225          write_start_addr <= 0;
226          package_index <= 0;
227          channel_id <= 0;
228          ram_start_addr <= (others => '0');
229          ram_write_ea <= '1';
230          config_ready <= '1';
231          package_length <= conv_std_logic_vector (event_size, 16);
232          for i in 0 to 8 loop
233            roi_max(i) <= conv_std_logic_vector(roi_max_array(i), 11);
234          end loop;
235         
236          event_ready_flag <= '0';
237          wiz_ack_flag <= '0';
238          wiz_write_ea_flag <= '0';
239          state_mm <= MM_MAIN;
240         
241        when MM_MAIN =>
242          state_mm <= MM_MAIN1;
243          if (config_start_sr = "11") then
244            --config_ready <= '0';
245            if (events_in_ram = 0) then
246              state_mm <= MM_CONFIG;
247            end if;
248          end if;
249
250        when MM_MAIN1 =>
251          state_mm <= MM_MAIN2;
252          if ((ram_write_ready_sr = "11") and (event_ready_flag = '0')) then
253            ram_write_ea <= '0';
254            -- --
255            ram_write_ready_ack <= '1';
256            -- --
257            events_in_ram <= events_in_ram + 1;
258            if ((event_start_addr + event_size_ram_64b) < (RAM_SIZE_64B - event_size_ram_64b)) then
259              event_start_addr <= event_start_addr + event_size_ram_64b;
260            else
261              event_start_addr <= 0;
262            end if;
263            event_ready_flag <= '1';
264          end if;
265         
266
267        when MM_MAIN2 =>
268          state_mm <= MM_MAIN3;
269          if ((event_ready_flag = '1') and (ram_write_ready_sr = "00")) then
270            if (events_in_ram < max_events_ram) then
271              ram_write_ea <= '1';             
272              ram_start_addr <= conv_std_logic_vector(event_start_addr, RAM_ADDR_WIDTH_64B);
273              event_ready_flag <= '0';
274              -- --
275              ram_write_ready_ack <= '0';
276              -- --
277            end if;
278          end if;
279
280        when MM_MAIN3 =>
281          state_mm <= MM_MAIN4;
282          if ((wiz_ack_sr = "11") and (wiz_ack_flag = '0')) then
283            wiz_ack_flag <= '1';
284            wiz_write_ea <= '0';
285            package_index <= package_index + 1;
286            if (package_index = (number_of_packages - 1)) then
287              -- next address
288              if ((write_start_addr + fifo_package_size_ram (package_index)) < (RAM_SIZE_16B - event_size_ram)) then
289                write_start_addr <= write_start_addr + fifo_package_size_ram (package_index);
290              else
291                write_start_addr <= 0;
292              end if;
293            else
294              write_start_addr <= write_start_addr + fifo_package_size_ram (package_index);
295            end if;
296          end if; -- wiz_ack_int
297         
298        when MM_MAIN4 =>
299          state_mm <= MM_MAIN;
300          if ((events_in_ram > 0) and (wiz_busy_sr = "00")) then
301            if (package_index < number_of_packages) then             
302              wiz_ram_start_addr <= conv_std_logic_vector(write_start_addr, RAM_ADDR_WIDTH_16B);
303              wiz_write_length <= conv_std_logic_vector(fifo_write_length (package_index), 17);
304              wiz_number_of_channels <= conv_std_logic_vector(fifo_channels_array (package_index), 4);
305              wiz_write_ea <= '1';
306              wiz_ack_flag <= '0';
307              if (package_index = 0) then
308                -- first package -> write header
309                wiz_write_header <= '1';
310              else
311                wiz_write_header <= '0';
312              end if;
313              if (package_index = (number_of_packages - 1)) then
314                -- last package -> write end-flag
315                wiz_write_end <= '1';
316              else
317                wiz_write_end <= '0';
318              end if;
319            else
320              events_in_ram <= events_in_ram - 1;
321              package_index <= 0;
322            end if;
323          end if; 
324         
325       
326      end case; -- state_mm
327    end if;
328  end process mm; 
329 
330   
331 
332END ARCHITECTURE beha;
333
Note: See TracBrowser for help on using the repository browser.