source: firmware/FAD/FACT_FAD_20MHz_VAR_PS/FACT_FAD_lib/hdl/spi_controller_beha.vhd @ 10729

Last change on this file since 10729 was 10729, checked in by neise, 9 years ago
File size: 4.0 KB
Line 
1--
2-- VHDL Architecture FACT_FAD_lib.spi_controller.beha
3--
4-- Created:
5--          by - Benjamin Krumm.UNKNOWN (EEPC8)
6--          at - 10:37:20 12.04.2010
7--
8-- using Mentor Graphics HDL Designer(TM) 2009.1 (Build 12)
9--
10LIBRARY ieee;
11USE ieee.std_logic_1164.all;
12USE ieee.std_logic_arith.all;
13USE ieee.std_logic_unsigned.all;
14
15ENTITY spi_controller IS
16   PORT( 
17      clk          : IN     std_logic;
18      miso         : INOUT  std_logic := 'Z';
19      mosi         : OUT    std_logic := '0';
20      dac_id       : IN     std_logic_vector (2 DOWNTO 0);
21      sensor_id    : IN     std_logic_vector (1 downto 0);
22      data         : INOUT  std_logic_vector (15 DOWNTO 0) := (others => 'Z');
23      dac_cs       : OUT    std_logic := '1';
24      sensor_cs    : OUT    std_logic_vector (3 DOWNTO 0) := (others => '1');
25      dac_start    : IN     std_logic;
26      dac_ready    : OUT    std_logic := '0';
27      sensor_start : IN     std_logic;
28      sensor_valid : OUT    std_logic := '0'
29   );
30END spi_controller ;
31
32ARCHITECTURE beha OF spi_controller IS
33 
34  type TYPE_SPI_STATE is (SPI_IDLE, SPI_LOAD_DAC, SPI_LOAD_COMMAND, SPI_GET_TEMP);
35   
36  signal spi_state     : TYPE_SPI_STATE := SPI_IDLE;
37  signal spi_cycle_cnt : integer range 0 to 25 := 0;
38  signal shift_reg     : std_logic_vector (23 downto 0) := (others => '0');
39  signal data_reg      : std_logic_vector (15 downto 0) := (others => '0');
40 
41  signal dac_start_sr           : std_logic_vector (1 downto 0) := "00";
42  signal sensor_start_sr        : std_logic_vector (1 downto 0) := "00";
43 
44BEGIN
45 
46  spi_write_proc: process (clk)
47  begin
48    if falling_edge(clk) then
49                dac_start_sr    <= dac_start_sr(0)              & dac_start;
50                sensor_start_sr <= sensor_start_sr(0)   & sensor_start;
51               
52       
53      dac_cs <= '1';
54      sensor_cs <= (others => '1');
55      miso <= 'Z';
56      mosi <= '0';
57      data <= (others => 'Z');
58      case spi_state is
59        when SPI_IDLE =>
60          if (dac_start_sr(1) = '1') then
61            dac_ready <= '0';
62            spi_state <= SPI_LOAD_COMMAND; 
63          elsif (sensor_start_sr(1) = '1') then
64            sensor_valid <= '0';
65            spi_state <= SPI_LOAD_COMMAND;
66          end if;
67         
68        when SPI_LOAD_COMMAND =>
69          spi_cycle_cnt <= 0;
70            if (sensor_start_sr(1) = '1') then
71              shift_reg <= X"C1" & X"0000";   -- command: Temperature register read
72              spi_state <= SPI_GET_TEMP;
73            elsif (dac_start_sr(1) = '1') then
74              shift_reg <= "0011" & '0' & dac_id & data;
75              spi_state <= SPI_LOAD_DAC;
76            end if;
77       
78        -- start temperature sensor read 
79        when SPI_GET_TEMP =>
80          if (spi_cycle_cnt < 24) then -- must be on more cause MAX6662 provides data on falling edge
81            sensor_cs(conv_integer(sensor_id)) <= '0';
82            sensor_valid <= '0';
83            spi_cycle_cnt <= spi_cycle_cnt + 1;
84            if (spi_cycle_cnt < 9) then -- send data
85              miso <= shift_reg(23);
86              shift_reg <= shift_reg(22 downto 0) & shift_reg(23);
87            end if;
88          else
89            data <= data_reg;             
90            sensor_valid <= '1';
91            spi_state <= SPI_IDLE;
92          end if;
93       
94        -- start loading DACs
95       when SPI_LOAD_DAC => 
96          dac_cs <= '0';
97          if (spi_cycle_cnt < 24) then
98            mosi <= shift_reg(23);
99            shift_reg <= shift_reg(22 downto 0) & shift_reg(23);
100            dac_ready <= '0';
101            spi_cycle_cnt <= spi_cycle_cnt + 1;
102            spi_state <= SPI_LOAD_DAC;
103          else
104            dac_cs <= '1';
105            dac_ready <= '1';
106            spi_state <= SPI_IDLE;
107          end if;
108      end case;
109    end if;
110  end process spi_write_proc;
111 
112  -- MAX6662 input must be read with rising edge
113  spi_read_proc: process (clk) 
114  begin
115    if rising_edge(clk) then
116      if (spi_state = SPI_GET_TEMP and spi_cycle_cnt >= 9) then
117        data_reg(0) <= miso;
118        data_reg(15 downto 1) <= data_reg(14 downto 0);
119      end if;
120    end if;
121  end process spi_read_proc; 
122   
123END ARCHITECTURE beha;
124
Note: See TracBrowser for help on using the repository browser.