source: firmware/FAD/FACT_FAD_20MHz_VAR_PS/FACT_FAD_lib/hdl/timer_beha.vhd @ 10170

Last change on this file since 10170 was 10170, checked in by neise, 9 years ago
still unstable
File size: 2.5 KB
Line 
1--
2-- VHDL Architecture FACT_FAD_lib.timer.beha
3--
4-- Created:
5--          by - dneise.UNKNOWN (E5B-LABOR6)
6--          at - 13:44:41 22.02.2011
7--
8-- using Mentor Graphics HDL Designer(TM) 2009.2 (Build 10)
9
10--
11
12
13
14
15LIBRARY ieee;
16USE ieee.std_logic_1164.all;
17USE ieee.std_logic_arith.all;
18USE ieee.std_logic_unsigned.all;
19
20
21ENTITY timer IS
22        generic(
23                TIMER_WIDTH : integer := 32;
24                PRESCALER : integer := 5000             
25        );
26        port (
27                clk : in std_logic; -- assumed to be 25MHz, if not 25MHz adjust PRESCALER
28                time_o : out std_logic_vector ( TIMER_WIDTH-1 downto 0);
29                synch_i : in std_logic ; 
30                synched_o : out std_logic := '0';
31                enable_i : in std_logic
32        );
33END ENTITY timer;
34
35--
36ARCHITECTURE beha OF timer IS
37        signal prescale_counter : integer range 0 to PRESCALER - 1 := 0;
38       
39        --signal time_s : integer range 0 to 2**(TIMER_WIDTH-1);
40        signal time_s : std_logic_vector ( TIMER_WIDTH-1 downto 0);
41       
42        signal en_sr : std_logic_vector(1 downto 0) := "00";
43        signal sy_sr : std_logic_vector(1 downto 0) := "00";
44       
45        signal timer_proc_enabled : std_logic := '0';
46BEGIN
47        --time_o <= conv_std_logic_vector(time_s, TIMER_WIDTH);
48        time_o <= time_s;
49               
50        main_proc: process (clk)
51        begin
52                if rising_edge(clk) then
53                        en_sr <= en_sr(0) & enable_i;
54                        sy_sr <= sy_sr(0) & synch_i;
55                       
56                        if (sy_sr = "01") then -- rising edge on synchronizstion_input detected
57                                time_s <= conv_std_logic_vector(0,TIMER_WIDTH);
58                                prescale_counter <= 1;
59                                synched_o <= '1';
60                        end if;
61
62                        if (en_sr = "01") then -- rising edge on enable_input detected
63                                time_s <= conv_std_logic_vector(0,TIMER_WIDTH);
64                                prescale_counter <= 1;
65                                timer_proc_enabled <= '1';
66                        elsif (en_sr = "10") then -- falling edge on enable_input detected
67                                time_s <= conv_std_logic_vector(0,TIMER_WIDTH); 
68                                prescale_counter <= 0;
69                                timer_proc_enabled <= '0';
70                        end if;
71                       
72                        -- PRESCALER PART OF PROCESS
73                        if (timer_proc_enabled = '1') then
74                                if (prescale_counter < PRESCALER - 1) then 
75                                        prescale_counter <= prescale_counter + 1;
76                                else 
77                                        prescale_counter <= 0;
78                                end if;
79                                if (prescale_counter = PRESCALER - 1) then 
80                                        if ( time_s < conv_std_logic_vector(2**TIMER_WIDTH-1 ,TIMER_WIDTH) ) then 
81                                                time_s <= time_s + conv_std_logic_vector(1,TIMER_WIDTH);
82                                        else
83                                                time_s <= conv_std_logic_vector(0,TIMER_WIDTH);
84                                        end if;
85                                end if;
86                        else  -- not timer_proc_enabled
87                                time_s <= conv_std_logic_vector(0,TIMER_WIDTH);
88                        end if; -- if timer_proc_enabled               
89                end if; -- rising_edge(clk)
90        end process main_proc;
91END ARCHITECTURE beha;
92
Note: See TracBrowser for help on using the repository browser.