source: firmware/FTM/FTM_top.vhd @ 10418

Last change on this file since 10418 was 10418, checked in by weitzel, 9 years ago
New FTM firmare: dna, fad_broadcast, FTU error messages, rates readout
File size: 43.3 KB
Line 
1----------------------------------------------------------------------------------
2-- Company:        ETH Zurich, Institute for Particle Physics
3-- Engineer:       P. Vogler, Q. Weitzel
4--
5-- Create Date:    08 December 2010
6-- Design Name:   
7-- Module Name:    FTM_top - Behavioral
8-- Project Name:
9-- Target Devices:
10-- Tool versions:
11-- Description:    Top level entity for FTM firmware
12--                                             
13--
14-- Dependencies:
15--
16-- Revision:
17-- Revision 0.01 - File Created
18-- Additional Comments:
19--
20----------------------------------------------------------------------------------
21
22library IEEE;
23use IEEE.STD_LOGIC_1164.ALL;
24use IEEE.STD_LOGIC_ARITH.ALL;
25use IEEE.STD_LOGIC_UNSIGNED.ALL;
26
27library ftm_definitions;
28USE ftm_definitions.ftm_array_types.all;
29USE ftm_definitions.ftm_constants.all;
30
31---- Uncomment the following library declaration if instantiating
32---- any Xilinx primitives in this code.
33library UNISIM;
34use UNISIM.VComponents.all;
35
36
37entity FTM_top is
38  port(
39   
40    -- Clock
41    clk : IN  STD_LOGIC;  -- external clock from oscillator U47
42   
43    -- connection to the WIZnet W5300 ethernet controller
44    -- on IO-Bank 1
45    -------------------------------------------------------------------------------
46    -- W5300 data bus
47    W_D  : inout STD_LOGIC_VECTOR(15 downto 0);  -- 16-bit data bus to W5300   
48
49    -- W5300 address bus
50    W_A  : out STD_LOGIC_VECTOR(9 downto 0);   -- there is no real net W_A0 because
51                                               -- the W5300 is operated in the
52                                               -- 16-bit mode
53                                               -- -> W_A<0> assigned to unconnected pin
54
55    -- W5300 control signals
56    -- the signals W_INT, W_RD, W_WR and W_RES also go to testpoints T17
57    -- W_CS is also routed to testpoint JP7
58    W_CS   : out  STD_LOGIC := '1';               -- W5300 chip select
59    W_INT  : IN   STD_LOGIC;                      -- interrupt
60    W_RD   : out  STD_LOGIC := '1';               -- read
61    W_WR   : out  STD_LOGIC := '1';               -- write
62    W_RES  : out  STD_LOGIC := '1';               -- reset W5300 chip
63
64    -- W5300 buffer ready indicator
65    -- W_BRDY : in STD_LOGIC_VECTOR(3 downto 0);
66
67    -- testpoints (T18) associated with the W5300 on IO-bank 1
68    -- W_T    : inout STD_LOGIC_VECTOR(3 downto 0); 
69 
70
71    -- SPI Interface
72    -- connection to the EEPROM U36 (AL25L016M) and
73    -- temperature sensors U45, U46, U48 and U49 (all MAX6662)
74    -- on IO-Bank 1
75    -------------------------------------------------------------------------------
76    -- S_CLK  : out  STD_LOGIC;     -- SPI clock
77
78    -- EEPROM
79    --   MOSI   : out  STD_LOGIC;     -- master out slave in
80    --   MISO   : in   STD_LOGIC;     -- master in slave out
81    --   EE_CS  : out  STD_LOGIC;     -- EEPROM chip select
82
83    -- temperature sensors U45, U46, U48 and U49
84    -- SIO    : inout  STD_LOGIC;          -- serial IO
85    -- TS_CS  : out STD_LOGIC_VECTOR(3 downto 0);     -- temperature sensors chip select
86
87 
88    -- Trigger primitives inputs
89    -- on IO-Bank 2
90    -------------------------------------------------------------------------------
91    Trig_Prim_A  : in STD_LOGIC_VECTOR(9 downto 0);  -- crate 0
92    Trig_Prim_B  : in STD_LOGIC_VECTOR(9 downto 0);  -- crate 1
93    Trig_Prim_C  : in STD_LOGIC_VECTOR(9 downto 0);  -- crate 2
94    Trig_Prim_D  : in STD_LOGIC_VECTOR(9 downto 0);  -- crate 3
95
96 
97    -- NIM inputs
98    ------------------------------------------------------------------------------
99    -- on IO-Bank 3 
100    ext_Trig  : in  STD_LOGIC_VECTOR(2 downto 1);      -- external trigger input
101    Veto      : in  STD_LOGIC;                         -- trigger veto input
102    -- NIM_In    : in  STD_LOGIC_VECTOR(2 downto 0);      -- auxiliary inputs
103
104    -- on IO-Bank 0
105    -- alternative external clock input for FPGA
106    -- NIM_In3_GCLK  : in  STD_LOGIC;      -- input with global clock buffer available
107
108   
109    -- LEDs on IO-Banks 0 and 3
110    -------------------------------------------------------------------------------
111    LED_red  : out STD_LOGIC_VECTOR(3 downto 0);  -- red
112    LED_ye   : out STD_LOGIC_VECTOR(1 downto 0);    -- yellow
113    LED_gn   : out STD_LOGIC_VECTOR(1 downto 0);    -- green
114
115   
116    -- Clock conditioner LMK03000
117    -- on IO-Bank 3
118    -------------------------------------------------------------------------------
119    CLK_Clk_Cond  : out STD_LOGIC;  -- MICROWIRE interface serial clock
120    LE_Clk_Cond   : out STD_LOGIC;  -- MICROWIRE interface latch enable   
121    DATA_Clk_Cond : out STD_LOGIC;  -- MICROWIRE interface data
122   
123    SYNC_Clk_Cond : out STD_LOGIC;  -- global clock synchronization
124    LD_Clk_Cond   : in STD_LOGIC;   -- lock detect, should be checked for                 
125
126   
127    -- various RS-485 Interfaces
128    -- on IO-Bank 3
129    -------------------------------------------------------------------------------
130    -- Bus 1: FTU slow control   
131    Bus1_Tx_En    : out STD_LOGIC;  -- bus 1: transmitter enable                                 
132    Bus1_Rx_En    : out STD_LOGIC;  -- bus 1: receiver enable
133
134    Bus1_RxD_0    : in STD_LOGIC;   -- crate 0
135    Bus1_TxD_0    : out STD_LOGIC;
136
137    Bus1_RxD_1    : in STD_LOGIC;   -- crate 1
138    Bus1_TxD_1    : out STD_LOGIC;
139
140    Bus1_RxD_2    : in STD_LOGIC;   -- crate 2
141    Bus1_TxD_2    : out STD_LOGIC;
142
143    Bus1_RxD_3    : in STD_LOGIC;   -- crate 3
144    Bus1_TxD_3    : out STD_LOGIC;
145
146
147    -- Bus 2: Trigger-ID to FAD boards
148    Bus2_Tx_En    : out STD_LOGIC;  -- bus 2: transmitter enable                                 
149    Bus2_Rx_En    : out STD_LOGIC;  -- bus 2: receiver enable
150
151    Bus2_RxD_0    : in STD_LOGIC;   -- crate 0
152    Bus2_TxD_0    : out STD_LOGIC;
153
154    Bus2_RxD_1    : in STD_LOGIC;   -- crate 1
155    Bus2_TxD_1    : out STD_LOGIC;
156
157    Bus2_RxD_2    : in STD_LOGIC;   -- crate 2
158    Bus2_TxD_2    : out STD_LOGIC;
159
160    Bus2_RxD_3    : in STD_LOGIC;   -- crate 3
161    Bus2_TxD_3    : out STD_LOGIC; 
162   
163
164    -- auxiliary access
165    --   Aux_Rx_D      : in STD_LOGIC;
166    --   Aux_Tx_D      : out STD_LOGIC;
167    --   Aux_Rx_En     : out STD_LOGIC;   --   Rx- and Tx enable
168    --   Aux_Tx_En     : out STD_LOGIC;   --   also for auxiliary Trigger-ID
169                                                                 
170
171    -- auxiliary Trigger-ID (i.e. to send the Trigger-ID to the counting hut/house/container)
172    --   TrID_Rx_D     : in STD_LOGIC;
173    --   TrID_Tx_D     : out STD_LOGIC;
174
175
176    -- Crate-Resets
177    -- on IO-Bank 3
178    -------------------------------------------------------------------------------
179    -- Crate_Res0   : out STD_LOGIC;
180    -- Crate_Res1   : out STD_LOGIC;
181    -- Crate_Res2   : out STD_LOGIC;
182    -- Crate_Res3   : out STD_LOGIC;
183
184
185    -- Busy signals from the FAD boards
186    -- on IO-Bank 3
187    -------------------------------------------------------------------------------
188    Busy0     : in STD_LOGIC;
189    Busy1     : in STD_LOGIC;
190    Busy2     : in STD_LOGIC;
191    Busy3     : in STD_LOGIC;
192
193
194    -- NIM outputs
195    -- on IO-Bank 0
196    -- LVDS output at the FPGA followed by LVDS to NIM conversion stage
197    -------------------------------------------------------------------------------
198    -- calibration
199    --   Cal_NIM1_p  : out STD_LOGIC;     --  Cal_NIM1+
200    --   Cal_NIM1_n  : out STD_LOGIC;     --  Cal_NIM1-
201    --   Cal_NIM2_p  : out STD_LOGIC;     --  Cal_NIM2+ 
202    --   Cal_NIM2_n  : out STD_LOGIC;     --  Cal_NIM2-
203
204    -- auxiliarry / spare NIM outputs
205    --   NIM_Out0_p  : out STD_LOGIC;   -- NIM_Out0+
206    --   NIM_Out0_n  : out STD_LOGIC;   -- NIM_Out0-
207    --   NIM_Out1_p  : out STD_LOGIC;   -- NIM_Out1+
208    --   NIM_Out1_n  : out STD_LOGIC;   -- NIM_Out1-
209
210 
211    -- fast control signal outputs
212    -- LVDS output at the FPGA followed by LVDS to NIM conversion stage
213    -------------------------------------------------------------------------------
214    -- RES_p      : out STD_LOGIC;   --  RES+   Reset
215    -- RES_n      : out STD_LOGIC;   --  RES-  IO-Bank 0
216
217    TRG_p      : out STD_LOGIC;   -- TRG+  Trigger
218    TRG_n      : out STD_LOGIC;   -- TRG-  IO-Bank 0
219
220    TIM_Run_p  : out STD_LOGIC;   -- TIM_Run+  Time Marker
221    TIM_Run_n  : out STD_LOGIC;   -- TIM_Run-  IO-Bank 2
222    TIM_Sel    : out STD_LOGIC   -- Time Marker selector on IO-Bank 2
223                                                   
224    -- CLD_FPGA   : in STD_LOGIC;    -- DRS-Clock feedback into FPGA
225
226
227    -- LVDS calibration outputs
228    -- on IO-Bank 0
229    -------------------------------------------------------------------------------
230    -- to connector J13
231    -- for light pulsar in the mirror dish
232    -- Cal_0_p    : out STD_LOGIC; 
233    -- Cal_0_n    : out STD_LOGIC;
234    -- Cal_1_p    : out STD_LOGIC;
235    -- Cal_1_n    : out STD_LOGIC;
236    -- Cal_2_p    : out STD_LOGIC;
237    -- Cal_2_n    : out STD_LOGIC;
238    -- Cal_3_p    : out STD_LOGIC;
239    -- Cal_3_n    : out STD_LOGIC;
240
241    -- to connector J12
242    -- for light pulsar inside shutter
243    -- Cal_4_p    : out STD_LOGIC;
244    -- Cal_4_n    : out STD_LOGIC;
245    -- Cal_5_p    : out STD_LOGIC;
246    -- Cal_5_n    : out STD_LOGIC;
247    -- Cal_6_p    : out STD_LOGIC;
248    -- Cal_6_n    : out STD_LOGIC;
249    -- Cal_7_p    : out STD_LOGIC;
250    -- Cal_7_n    : out STD_LOGIC 
251
252
253    -- Testpoints
254    -------------------------------------------------------------------------------
255    --   TP    : inout STD_LOGIC_VECTOR(32 downto 0);
256    --   TP_in    : in STD_LOGIC_VECTOR(34 downto 33);    -- input only
257
258    -- Board ID - inputs
259    -- local board-ID "solder programmable"
260    -- all on 'input only' pins
261    -------------------------------------------------------------------------------
262    -- brd_id : in STD_LOGIC_VECTOR(7 downto 0)    -- input only                   
263
264  );
265end FTM_top;
266
267architecture Behavioral of FTM_top is
268
269  signal cc_R0_sig              : std_logic_vector(31 DOWNTO 0);
270  signal cc_R1_sig              : std_logic_vector(31 DOWNTO 0);
271  signal cc_R11_sig             : std_logic_vector(31 DOWNTO 0);
272  signal cc_R13_sig             : std_logic_vector(31 DOWNTO 0);
273  signal cc_R14_sig             : std_logic_vector(31 DOWNTO 0);
274  signal cc_R15_sig             : std_logic_vector(31 DOWNTO 0);
275  signal cc_R8_sig              : std_logic_vector(31 DOWNTO 0);
276  signal cc_R9_sig              : std_logic_vector(31 DOWNTO 0);
277  signal coin_n_c_sig           : std_logic_vector(15 DOWNTO 0);
278  signal coin_n_p_sig           : std_logic_vector(15 DOWNTO 0);
279  signal dead_time_sig          : std_logic_vector(15 DOWNTO 0);
280  signal ftu_active_cr0_sig     : std_logic_vector(15 DOWNTO 0);
281  signal ftu_active_cr1_sig     : std_logic_vector(15 DOWNTO 0);
282  signal ftu_active_cr2_sig     : std_logic_vector(15 DOWNTO 0);
283  signal ftu_active_cr3_sig     : std_logic_vector(15 DOWNTO 0);
284  signal general_settings_sig   : std_logic_vector(15 DOWNTO 0);
285  signal lp1_amplitude_sig      : std_logic_vector(15 DOWNTO 0);
286  signal lp1_delay_sig          : std_logic_vector(15 DOWNTO 0);
287  signal lp2_amplitude_sig      : std_logic_vector(15 DOWNTO 0);
288  signal lp2_delay_sig          : std_logic_vector(15 DOWNTO 0);
289  signal lp_pt_freq_sig         : std_logic_vector(15 DOWNTO 0);
290  signal lp_pt_ratio_sig        : std_logic_vector(15 DOWNTO 0);
291  signal timemarker_delay_sig   : std_logic_vector(15 DOWNTO 0);
292  signal trigger_delay_sig      : std_logic_vector(15 DOWNTO 0);
293  signal sd_addr_ftu_sig        : std_logic_vector(11 DOWNTO 0);
294  signal sd_busy_sig            : std_logic;
295  signal sd_data_out_ftu_sig    : std_logic_vector(15 DOWNTO 0) := (others => '0');
296  signal sd_read_ftu_sig        : std_logic;
297  signal sd_ready_sig           : std_logic;
298  signal sd_started_ftu_sig     : std_logic := '0';
299  signal new_config_sig         : std_logic := '0';
300  signal config_started_sig     : std_logic := '0';
301  signal config_start_eth_sig   : std_logic := '0';
302  signal config_started_eth_sig : std_logic := '0';
303  signal config_ready_eth_sig   : std_logic := '0';
304  signal config_started_ack_sig : std_logic := '0';
305  signal ping_ftu_start_sig     : std_logic := '0';
306  signal ping_ftu_started_sig   : std_logic := '0';
307  signal ping_ftu_ready_sig     : std_logic := '0';
308  signal config_start_ftu_sig   : std_logic := '0';
309  signal config_started_ftu_sig : std_logic := '0';
310  signal config_ready_ftu_sig   : std_logic := '0';
311  signal rates_ftu_start_sig    : std_logic := '0';
312  signal rates_ftu_started_sig  : std_logic := '0';
313  signal rates_ftu_ready_sig    : std_logic := '0';
314  signal fl_busy_sig            : std_logic;
315  signal fl_ready_sig           : std_logic;
316  signal fl_write_sig           : std_logic := '0';
317  signal fl_started_ftu_sig     : std_logic := '0';
318  signal fl_addr_sig            : std_logic_vector(11 DOWNTO 0) := (others => '0');
319  signal fl_data_sig            : std_logic_vector(15 DOWNTO 0) := (others => '0');
320  signal ping_ftu_start_ftu_sig : std_logic := '0';
321  signal ping_ftu_started1_sig  : std_logic := '0';
322  signal ping_ftu_ready1_sig    : std_logic := '0';
323  signal coin_win_c_sig         : std_logic_vector(15 DOWNTO 0) := (others => '0');
324  signal coin_win_p_sig         : std_logic_vector(15 DOWNTO 0) := (others => '0');
325  --new or changed stuff
326  signal dd_data_sig                : std_logic_vector(15 DOWNTO 0) := (others => '0');
327  signal dd_addr_sig                : std_logic_vector(11 DOWNTO 0) := (others => '0'); 
328  signal dd_block_start_ftu_sig     : std_logic := '0';
329  signal dd_block_start_ack_ftu_sig : std_logic := '0';
330  signal dd_block_ready_ftu_sig     : std_logic := '0';
331  signal dd_busy_sig                : std_logic;
332  signal dd_write_sig               : std_logic := '0';
333  signal dd_started_ftu_sig         : std_logic := '0';
334  signal dd_ready_sig               : std_logic;
335  signal dd_send_sig                : std_logic := '1';
336  signal dd_send_ack_sig            : std_logic := '1';
337  signal dd_send_ready_sig          : std_logic := '1';
338  --very new stuff
339  SIGNAL ftu_error_send_ack_sig     : std_logic                      := '1';
340  SIGNAL ftu_error_send_ready_sig   : std_logic                      := '1';
341  SIGNAL ftu_error_calls_sig        : std_logic_vector(15 DOWNTO 0)  := X"0000";
342  SIGNAL ftu_error_data_sig         : std_logic_vector(223 DOWNTO 0) := (others => '0');
343  SIGNAL ftu_error_send_sig         : std_logic                      := '0';
344  signal prescaling_FTU01_sig       : std_logic_vector (15 DOWNTO 0);
345  signal trigger_counter_sig        : std_logic_vector (31 DOWNTO 0);
346  signal trigger_counter_read_sig   : std_logic;
347  signal trigger_counter_valid_sig  : std_logic;
348 
349  signal config_start_cc_sig   : std_logic := '0';
350  signal config_started_cc_sig : std_logic := '0';
351  signal config_ready_cc_sig   : std_logic := '0';
352
353  signal config_trigger_sig : std_logic;
354  signal config_trigger_done_sig : std_logic;
355 
356  signal clk_buf_sig     : std_logic;
357  signal clk_1M_sig      : STD_LOGIC;         -- generated from 50M clock by divider
358  signal clk_50M_sig     : STD_LOGIC;         -- generated by internal DCM
359  signal clk_250M_sig    : STD_LOGIC;         -- generated by internal DCM
360  signal clk_250M_ps_sig : STD_LOGIC;         -- generated by internal DCM
361  signal clk_ready_sig   : STD_LOGIC := '0';  -- set high by FTM_clk_gen when DCMs have locked
362
363  signal trigger_ID_ready_sig : std_logic;  -- initialized in trigger manager
364  signal trigger_ID_sig       : std_logic_vector(55 downto 0);  -- initialized in trigger manager
365  signal trigger_ID_read_sig  : std_logic;  -- initialized in FTM_fad_broadcast
366 
367  signal reset_sig : STD_LOGIC := '0';  -- initialize to 0 on power-up
368
369  signal trigger_signal_sig : std_logic := '0';
370  signal TIM_signal_sig : std_logic := '0';
371
372  --signals for FPGA DNA identifier
373  signal dna_sig : STD_LOGIC_VECTOR(63 downto 0);  -- initialized in FTM_dna_gen
374  signal dna_start_sig : STD_LOGIC;  -- initialized in FTM_central_control
375  signal dna_ready_sig : STD_LOGIC;  -- initialized in FTM_dna_gen
376 
377  signal led_sig : std_logic_vector(7 downto 0) := (others => '0');
378 
379--  component FTM_clk_gen
380--    port(
381--      clk        : IN  STD_LOGIC;
382--      rst        : IN  STD_LOGIC;
383--      clk_1      : OUT STD_LOGIC;
384--      clk_50     : OUT STD_LOGIC;
385--      clk_250    : OUT STD_LOGIC;
386--      clk_250_ps : OUT STD_LOGIC;
387--      ready      : OUT STD_LOGIC
388--    );
389--  end component;
390
391  component FTM_clk_gen_2
392    port(
393      clk        : IN  STD_LOGIC;
394      rst        : IN  STD_LOGIC;
395      clk_1      : OUT STD_LOGIC;
396      clk_50     : OUT STD_LOGIC;
397      clk_250    : OUT STD_LOGIC;
398      clk_250_ps : OUT STD_LOGIC;
399      ready      : OUT STD_LOGIC
400    );
401  end component;
402
403  component FTM_dna_gen
404    port(
405      clk   : IN  STD_LOGIC;
406      start : IN  STD_LOGIC;
407      dna   : OUT STD_LOGIC_VECTOR(63 downto 0);
408      ready : OUT STD_LOGIC
409    );
410  end component;
411 
412  component trigger_manager
413    port(
414      --clocks
415      clk_50MHz           : in  std_logic;
416      clk_250MHz          : in  std_logic;
417      clk_250MHz_180      : in  std_logic;
418      --trigger primitives from FTUs
419      trig_prim_0         : in  std_logic_vector(9 downto 0);  --crate 0
420      trig_prim_1         : in  std_logic_vector(9 downto 0);  --crate 1
421      trig_prim_2         : in  std_logic_vector(9 downto 0);  --crate 2
422      trig_prim_3         : in  std_logic_vector(9 downto 0);  --crate 3
423      --external signals
424      ext_trig_1          : in  std_logic;
425      ext_trig_2          : in  std_logic;
426      ext_veto            : in  std_logic;
427      FAD_busy_0          : in  std_logic;  --crate 0
428      FAD_busy_1          : in  std_logic;  --crate 1
429      FAD_busy_2          : in  std_logic;  --crate 2
430      FAD_busy_3          : in  std_logic;  --crate 3
431      --control signals from e.g. main control
432      start_run           : in  std_logic;  --enable trigger output
433      stop_run            : in  std_logic;  --disable trigger output
434      new_config          : in  std_logic;
435      --settings register (see FTM Firmware Specifications)
436      general_settings    : in  std_logic_vector(15 downto 0);
437      LP_and_PED_freq     : in  std_logic_vector(15 downto 0);
438      LP1_LP2_PED_ratio   : in  std_logic_vector(15 downto 0);
439      maj_coinc_n_phys    : in  std_logic_vector(15 downto 0);
440      maj_coinc_n_calib   : in  std_logic_vector(15 downto 0);
441      trigger_delay       : in  std_logic_vector(15 downto 0);
442      TIM_delay           : in  std_logic_vector(15 downto 0);
443      dead_time           : in  std_logic_vector(15 downto 0);
444      coinc_window_phys   : in  std_logic_vector(15 downto 0);
445      coinc_window_calib  : in  std_logic_vector(15 downto 0);
446      active_FTU_list_0   : in  std_logic_vector(15 downto 0);
447      active_FTU_list_1   : in  std_logic_vector(15 downto 0);
448      active_FTU_list_2   : in  std_logic_vector(15 downto 0);
449      active_FTU_list_3   : in  std_logic_vector(15 downto 0);
450      --control signals or information for other entities
451      trigger_ID_read     : in  std_logic;
452      trig_cnt_copy_read  : in  std_logic;
453      trigger_ID_ready    : out std_logic;
454      trigger_ID          : out std_logic_vector(55 downto 0);
455      trig_cnt_copy       : out std_logic_vector(31 downto 0);  --counter reading
456      trig_cnt_copy_valid : out std_logic;  --trigger counter reading is valid
457      trigger_active      : out std_logic;  --phys triggers are enabled/active
458      config_done         : out std_logic;
459      LP1_pulse           : out std_logic;  --send start signal to light pulser 1
460      LP2_pulse           : out std_logic;  --send start signal to light pulser 2
461      --trigger and time marker output signals to FADs
462      trigger_signal      : out std_logic;
463      TIM_signal          : out std_logic
464    );
465  end component;
466 
467  component Clock_cond_interface is
468    port(
469      clk           : IN  STD_LOGIC;
470      CLK_Clk_Cond  : out STD_LOGIC;
471      LE_Clk_Cond   : out STD_LOGIC;
472      DATA_Clk_Cond : out STD_LOGIC;
473      SYNC_Clk_Cond : out STD_LOGIC;
474      LD_Clk_Cond   : in STD_LOGIC;
475      TIM_Sel       : out STD_LOGIC;
476      cc_R0         : in std_logic_vector (31 downto 0) := (others => '0');
477      cc_R1         : in std_logic_vector (31 downto 0) := (others => '0');
478      cc_R8         : in std_logic_vector (31 downto 0) := (others => '0');
479      cc_R9         : in std_logic_vector (31 downto 0) := (others => '0');
480      cc_R11        : in std_logic_vector (31 downto 0) := (others => '0');
481      cc_R13        : in std_logic_vector (31 downto 0) := (others => '0');
482      cc_R14        : in std_logic_vector (31 downto 0) := (others => '0');
483      cc_R15        : in std_logic_vector (31 downto 0) := (others => '0');
484      start_config : in STD_LOGIC;
485      config_started : out STD_LOGIC;
486      config_done : out STD_LOGIC;
487      timemarker_select: in STD_LOGIC
488    );
489  end component;
490 
491  component FTM_central_control
492    port(
493      clk                  : IN  std_logic;
494      clk_ready            : in  std_logic;
495      clk_scaler           : IN  std_logic;
496      new_config           : IN  std_logic;
497      config_started       : OUT std_logic := '0';
498      config_started_ack   : IN  std_logic;
499      config_start_eth     : OUT std_logic := '0';
500      config_started_eth   : IN  std_logic;
501      config_ready_eth     : IN  std_logic;
502      config_start_ftu     : OUT std_logic := '0';
503      config_started_ftu   : IN  std_logic;
504      config_ready_ftu     : IN  std_logic;
505      ping_ftu_start       : IN  std_logic;
506      ping_ftu_started     : OUT std_logic := '0';
507      ping_ftu_ready       : OUT std_logic := '0';
508      ping_ftu_start_ftu   : OUT std_logic := '0';
509      ping_ftu_started_ftu : IN  std_logic;
510      ping_ftu_ready_ftu   : IN  std_logic;
511      rates_ftu            : OUT std_logic := '0';
512      rates_started_ftu    : IN  std_logic;
513      rates_ready_ftu      : IN  std_logic;
514      prescaling_FTU01     : IN  std_logic_vector(7 downto 0);
515      dd_send              : OUT std_logic := '0';
516      dd_send_ack          : IN  std_logic;
517      dd_send_ready        : IN  std_logic;
518      dd_block_ready_ftu     : out std_logic := '0';
519      dd_block_start_ack_ftu : in  std_logic;
520      dd_block_start_ftu     : out std_logic := '0';
521      config_start_cc      : out std_logic := '0';
522      config_started_cc    : in  std_logic;
523      config_ready_cc      : in  std_logic;
524      config_trigger       : out std_logic;
525      config_trigger_done  : in  std_logic;
526      dna_start            : out std_logic;
527      dna_ready            : in  std_logic
528    );
529  end component;
530
531  component FTM_ftu_control
532    port(
533      clk_50MHz           : in  std_logic;
534      rx_en               : out STD_LOGIC;
535      tx_en               : out STD_LOGIC; 
536      rx_d_0              : in  STD_LOGIC;
537      tx_d_0              : out STD_LOGIC;
538      rx_d_1              : in  STD_LOGIC;
539      tx_d_1              : out STD_LOGIC;
540      rx_d_2              : in  STD_LOGIC;
541      tx_d_2              : out STD_LOGIC;
542      rx_d_3              : in  STD_LOGIC;
543      tx_d_3              : out STD_LOGIC;
544      new_config          : in std_logic;
545      ping_all            : in std_logic;
546      read_rates          : in std_logic;
547      read_rates_started  : out std_logic := '0';
548      read_rates_done     : out std_logic := '0';
549      new_config_started  : out std_logic := '0';
550      new_config_done     : out std_logic := '0';
551      ping_all_started    : out std_logic := '0';
552      ping_all_done       : out std_logic := '0';
553      ftu_active_cr0      :  in std_logic_vector (15 downto 0);
554      ftu_active_cr1      :  in std_logic_vector (15 downto 0);
555      ftu_active_cr2      :  in std_logic_vector (15 downto 0);
556      ftu_active_cr3      :  in std_logic_vector (15 downto 0);
557      ftu_error_calls     : out std_logic_vector (15 DOWNTO 0) := (others => '0');
558      ftu_error_data      : out std_logic_vector ((FTU_RS485_BLOCK_WIDTH - 1) downto 0) := (others => '0');
559      ftu_error_send      : out std_logic := '0';
560      ftu_error_send_ack   :  in std_logic;
561      ftu_error_send_ready :  in std_logic;
562      static_RAM_busy     :  in std_logic;
563      static_RAM_started  :  in std_logic;
564      static_RAM_ready    :  in std_logic;
565      data_static_RAM     :  in std_logic_vector(15 downto 0) := (others => '0');
566      read_static_RAM     : out std_logic := '0';
567      addr_static_RAM     : out std_logic_vector(11 downto 0) := (others => '0');
568      dynamic_RAM_busy    :  in std_logic;
569      dynamic_RAM_started :  in std_logic;
570      dynamic_RAM_ready   :  in std_logic;
571      data_dynamic_RAM    : out std_logic_vector(15 downto 0) := (others => '0');
572      write_dynamic_RAM   : out std_logic := '0';
573      addr_dynamic_RAM    : out std_logic_vector(11 downto 0) := (others => '0');
574      FTUlist_RAM_busy    :  in std_logic;
575      FTUlist_RAM_started :  in std_logic;
576      FTUlist_RAM_ready   :  in std_logic;
577      data_FTUlist_RAM    : out std_logic_vector(15 downto 0) := (others => '0');
578      write_FTUlist_RAM   : out std_logic := '0';
579      addr_FTUlist_RAM    : out std_logic_vector(11 downto 0) := (others => '0')
580    );
581  end component;
582
583  component FTM_fad_broadcast
584    port(
585      clk_50MHz         : in  std_logic;
586      rx_en             : out STD_LOGIC;
587      tx_en             : out STD_LOGIC;
588      rx_d_0            : in  STD_LOGIC;
589      tx_d_0            : out STD_LOGIC;
590      rx_d_1            : in  STD_LOGIC;
591      tx_d_1            : out STD_LOGIC;
592      rx_d_2            : in  STD_LOGIC;
593      tx_d_2            : out STD_LOGIC;
594      rx_d_3            : in  STD_LOGIC;
595      tx_d_3            : out STD_LOGIC;
596      enable_ID_sending :  in std_logic;
597      TIM_source        : in std_logic;
598      LP_settings       : in std_logic_vector(3 downto 0);
599      trigger_ID_ready  :  in std_logic;
600      trigger_ID        :  in std_logic_vector(FAD_RS485_BLOCK_WIDTH - 1 downto 0);
601      trigger_ID_read   : out std_logic             
602    );
603  end component;
604 
605  component ethernet_modul
606    port(
607      wiz_reset          : OUT   std_logic := '1';
608      wiz_addr           : OUT   std_logic_vector (9 DOWNTO 0);
609      wiz_data           : INOUT std_logic_vector (15 DOWNTO 0);
610      wiz_cs             : OUT   std_logic := '1';
611      wiz_wr             : OUT   std_logic := '1';
612      wiz_rd             : OUT   std_logic := '1';
613      wiz_int            : IN    std_logic ;
614      clk                : IN    std_logic ;
615      sd_ready           : OUT   std_logic ;
616      sd_busy            : OUT   std_logic ;
617      led                : OUT   std_logic_vector (7 DOWNTO 0);
618      sd_read_ftu        : IN    std_logic ;
619      sd_started_ftu     : OUT   std_logic := '0';
620      cc_R0              : OUT   std_logic_vector (31 DOWNTO 0);
621      cc_R1              : OUT   std_logic_vector (31 DOWNTO 0);
622      cc_R11             : OUT   std_logic_vector (31 DOWNTO 0);
623      cc_R13             : OUT   std_logic_vector (31 DOWNTO 0);
624      cc_R14             : OUT   std_logic_vector (31 DOWNTO 0);
625      cc_R15             : OUT   std_logic_vector (31 DOWNTO 0);
626      cc_R8              : OUT   std_logic_vector (31 DOWNTO 0);
627      cc_R9              : OUT   std_logic_vector (31 DOWNTO 0);
628      coin_n_c           : OUT   std_logic_vector (15 DOWNTO 0);
629      coin_n_p           : OUT   std_logic_vector (15 DOWNTO 0);
630      dead_time          : OUT   std_logic_vector (15 DOWNTO 0);
631      general_settings   : OUT   std_logic_vector (15 DOWNTO 0);
632      lp1_amplitude      : OUT   std_logic_vector (15 DOWNTO 0);
633      lp1_delay          : OUT   std_logic_vector (15 DOWNTO 0);
634      lp2_amplitude      : OUT   std_logic_vector (15 DOWNTO 0);
635      lp2_delay          : OUT   std_logic_vector (15 DOWNTO 0);
636      lp_pt_freq         : OUT   std_logic_vector (15 DOWNTO 0);
637      lp_pt_ratio        : OUT   std_logic_vector (15 DOWNTO 0);
638      timemarker_delay   : OUT   std_logic_vector (15 DOWNTO 0);
639      trigger_delay      : OUT   std_logic_vector (15 DOWNTO 0);
640      sd_addr_ftu        : IN    std_logic_vector (11 DOWNTO 0);
641      sd_data_out_ftu    : OUT   std_logic_vector (15 DOWNTO 0) := (others => '0');
642      ftu_active_cr0     : OUT   std_logic_vector (15 DOWNTO 0);
643      ftu_active_cr1     : OUT   std_logic_vector (15 DOWNTO 0);
644      ftu_active_cr2     : OUT   std_logic_vector (15 DOWNTO 0);
645      ftu_active_cr3     : OUT   std_logic_vector (15 DOWNTO 0);
646      new_config         : OUT   std_logic := '0';
647      config_started     : IN    std_logic ;
648      config_start_eth   : IN    std_logic ;
649      config_started_eth : OUT   std_logic := '0';
650      config_ready_eth   : OUT   std_logic := '0';
651      config_started_ack : OUT   std_logic := '0';
652      fl_busy            : OUT   std_logic ;
653      fl_ready           : OUT   std_logic ;
654      fl_write_ftu       : IN    std_logic ;
655      fl_started_ftu     : OUT   std_logic := '0';
656      fl_addr_ftu        : IN    std_logic_vector (11 DOWNTO 0);
657      fl_data_in_ftu     : IN    std_logic_vector (15 DOWNTO 0) := (others => '0');
658      ping_ftu_start     : OUT   std_logic := '0';
659      ping_ftu_started   : IN    std_logic ;
660      ping_ftu_ready     : IN    std_logic ;
661      dd_write_ftu       : IN    std_logic ;
662      dd_started_ftu     : OUT   std_logic := '0';
663      dd_data_in_ftu     : IN    std_logic_vector (15 DOWNTO 0);
664      dd_addr_ftu        : IN    std_logic_vector (11 DOWNTO 0);
665      dd_busy            : OUT   std_logic ;
666      dd_ready           : OUT   std_logic ;
667      coin_win_c         : OUT   std_logic_vector (15 DOWNTO 0) := (others => '0');
668      coin_win_p         : OUT   std_logic_vector (15 DOWNTO 0) := (others => '0');
669      --new stuff
670      dd_block_ready_ftu     : IN     std_logic;
671      dd_block_start_ack_ftu : OUT    std_logic                      := '0';
672      dd_block_start_ftu     : IN     std_logic;
673      dd_send                : IN     std_logic;
674      dd_send_ack            : OUT    std_logic                      := '1';
675      dd_send_ready          : OUT    std_logic                      := '1';
676      --very new stuff
677      ftu_error_calls        : IN     std_logic_vector (15 DOWNTO 0);
678      ftu_error_data         : IN     std_logic_vector (223 DOWNTO 0);  -- (28 * 8) - 1
679      ftu_error_send         : IN     std_logic;
680      ftu_error_send_ack     : OUT    std_logic                      := '1';
681      ftu_error_send_ready   : OUT    std_logic                      := '1';
682      prescaling_FTU01       : OUT    std_logic_vector (15 DOWNTO 0) := (others => '0');
683      trigger_counter        : IN     std_logic_vector (31 DOWNTO 0) := (others => '0');
684      trigger_counter_read   : OUT    std_logic                      := '0';
685      trigger_counter_valid  : IN     std_logic
686    );
687  end component;
688 
689begin
690
691--  -- IBUFG: Single-ended global clock input buffer
692--  --        Spartan-3A
693--  -- Xilinx HDL Language Template, version 11.4
694 
695--   IBUFG_inst : IBUFG
696--   generic map (
697--      IBUF_DELAY_VALUE => "0", -- Specify the amount of added input delay for buffer,
698--                               -- "0"-"16"
699--      IOSTANDARD => "DEFAULT")
700--   port map (
701--      O => clk_buf_sig, -- Clock buffer output
702--      I => clk      -- Clock buffer input (connect directly to top-level port)
703--   );
704 
705--  Inst_FTM_clk_gen : FTM_clk_gen
706--    port map(
707--      clk        => clk_buf_sig,
708--      rst        => reset_sig,
709--      clk_1      => clk_1M_sig,
710--      clk_50     => clk_50M_sig,
711--      clk_250    => clk_250M_sig,
712--      clk_250_ps => clk_250M_ps_sig,
713--      ready      => clk_ready_sig
714--    );
715
716  Inst_FTM_clk_gen_2 : FTM_clk_gen_2
717    port map(
718      clk        => clk,
719      rst        => reset_sig,
720      clk_1      => clk_1M_sig,
721      clk_50     => clk_50M_sig,
722      clk_250    => clk_250M_sig,
723      clk_250_ps => clk_250M_ps_sig,
724      ready      => clk_ready_sig
725    );
726
727  Inst_FTM_dna_gen : FTM_dna_gen
728    port map(
729      clk   => clk_50M_sig,
730      start => dna_start_sig,
731      dna   => dna_sig,
732      ready => dna_ready_sig
733    );
734 
735   --differential output buffer for trigger signal
736   OBUFDS_LVDS_33_TRG : OBUFDS_LVDS_33
737     port map(
738       O  => TRG_p,
739       OB => TRG_n,
740       I  => trigger_signal_sig
741     );
742
743   --differential output buffer for trigger signal
744   OBUFDS_LVDS_33_TIM : OBUFDS_LVDS_33
745     port map(
746       O  => TIM_Run_p,
747       OB => TIM_Run_n,
748       I  => TIM_signal_sig
749     );
750   
751   Inst_trigger_manager : trigger_manager
752     port map(
753      --clocks
754      clk_50MHz           => clk_50M_sig,
755      clk_250MHz          => clk_250M_sig,
756      clk_250MHz_180      => clk_250M_ps_sig,
757      --trigger primitives from FTUs
758      trig_prim_0         => Trig_Prim_A,  --crate 0
759      trig_prim_1         => Trig_Prim_B,  --crate 1
760      trig_prim_2         => Trig_Prim_C,  --crate 2
761      trig_prim_3         => Trig_Prim_D,  --crate 3
762      --external signals
763      ext_trig_1          => ext_Trig(1),
764      ext_trig_2          => ext_Trig(2),
765      ext_veto            => Veto,
766      FAD_busy_0          => Busy0,  --crate 0
767      FAD_busy_1          => Busy1,  --crate 1
768      FAD_busy_2          => Busy2,  --crate 2
769      FAD_busy_3          => Busy3,  --crate 3
770      --control signals from e.g. main control
771      start_run           => '1',  --enable trigger output
772      stop_run            => '0',  --disable trigger output
773      new_config          => config_trigger_sig,
774      --settings register (see FTM Firmware Specifications)
775      general_settings    => general_settings_sig,
776      LP_and_PED_freq     => lp_pt_freq_sig,
777      LP1_LP2_PED_ratio   => lp_pt_ratio_sig,
778      maj_coinc_n_phys    => coin_n_p_sig,
779      maj_coinc_n_calib   => coin_n_c_sig,
780      trigger_delay       => trigger_delay_sig,
781      TIM_delay           => timemarker_delay_sig,
782      dead_time           => dead_time_sig,
783      coinc_window_phys   => coin_win_p_sig,
784      coinc_window_calib  => coin_win_c_sig,
785      active_FTU_list_0   => ftu_active_cr0_sig,
786      active_FTU_list_1   => ftu_active_cr1_sig,
787      active_FTU_list_2   => ftu_active_cr2_sig,
788      active_FTU_list_3   => ftu_active_cr3_sig,
789      --control signals or information for other entities
790      trigger_ID_read     => trigger_ID_read_sig,
791      trig_cnt_copy_read  => trigger_counter_read_sig,
792      trigger_ID_ready    => trigger_ID_ready_sig,
793      trigger_ID          => trigger_ID_sig,
794      trig_cnt_copy       => trigger_counter_sig,  --counter reading
795      trig_cnt_copy_valid => trigger_counter_valid_sig,  --trigger counter reading is valid
796      trigger_active      => open,  --phys triggers are enabled/active
797      config_done         => config_trigger_done_sig,
798      LP1_pulse           => open,  --send start signal to light pulser 1
799      LP2_pulse           => open,  --send start signal to light pulser 2
800      --trigger and time marker output signals to FADs
801      trigger_signal      => trigger_signal_sig,
802      TIM_signal          => TIM_signal_sig
803    );
804   
805  Inst_Clock_cond_interface : Clock_cond_interface
806    port map(
807      clk           => clk_50M_sig,
808      CLK_Clk_Cond  => CLK_Clk_Cond,
809      LE_Clk_Cond   => LE_Clk_Cond,
810      DATA_Clk_Cond => DATA_Clk_Cond,
811      SYNC_Clk_Cond => SYNC_Clk_Cond,
812      LD_Clk_Cond   => LD_Clk_Cond,
813      TIM_Sel       => TIM_Sel,
814      cc_R0         => cc_R0_sig,
815      cc_R1         => cc_R1_sig,
816      cc_R8         => cc_R8_sig,
817      cc_R9         => cc_R9_sig,
818      cc_R11        => cc_R11_sig,
819      cc_R13        => cc_R13_sig,
820      cc_R14        => cc_R14_sig,
821      cc_R15        => cc_R15_sig,
822      start_config      => config_start_cc_sig,
823      config_started    => config_started_cc_sig,
824      config_done       => config_ready_cc_sig,
825      timemarker_select => general_settings_sig(0)
826    );
827   
828  Inst_FTM_central_control : FTM_central_control
829    port map(
830      clk                  => clk_50M_sig,
831      clk_ready            => clk_ready_sig,
832      clk_scaler           => clk_1M_sig,
833      new_config           => new_config_sig,
834      config_started       => config_started_sig,
835      config_started_ack   => config_started_ack_sig,
836      config_start_eth     => config_start_eth_sig,
837      config_started_eth   => config_started_eth_sig,
838      config_ready_eth     => config_ready_eth_sig,
839      config_start_ftu     => config_start_ftu_sig,
840      config_started_ftu   => config_started_ftu_sig,
841      config_ready_ftu     => config_ready_ftu_sig,
842      ping_ftu_start       => ping_ftu_start_sig,
843      ping_ftu_started     => ping_ftu_started_sig,
844      ping_ftu_ready       => ping_ftu_ready_sig,
845      ping_ftu_start_ftu   => ping_ftu_start_ftu_sig,
846      ping_ftu_started_ftu => ping_ftu_started1_sig,
847      ping_ftu_ready_ftu   => ping_ftu_ready1_sig,
848      rates_ftu            => rates_ftu_start_sig,
849      rates_started_ftu    => rates_ftu_started_sig,
850      rates_ready_ftu      => rates_ftu_ready_sig,
851      prescaling_FTU01     => prescaling_FTU01_sig(7 downto 0),
852      dd_send              => dd_send_sig,
853      dd_send_ack          => dd_send_ack_sig,
854      dd_send_ready        => dd_send_ready_sig,
855      dd_block_ready_ftu     => dd_block_ready_ftu_sig,
856      dd_block_start_ack_ftu => dd_block_start_ack_ftu_sig,
857      dd_block_start_ftu     => dd_block_start_ftu_sig,
858      config_start_cc      => config_start_cc_sig,
859      config_started_cc    => config_started_cc_sig,
860      config_ready_cc      => config_ready_cc_sig,
861      config_trigger       => config_trigger_sig,
862      config_trigger_done  => config_trigger_done_sig,
863      dna_start            => dna_start_sig,
864      dna_ready            => dna_ready_sig
865    );
866 
867  Inst_FTM_ftu_control : FTM_ftu_control
868    port map(
869      clk_50MHz           => clk_50M_sig,
870      rx_en               => Bus1_Rx_En,
871      tx_en               => Bus1_Tx_En,
872      rx_d_0              => Bus1_RxD_0,
873      tx_d_0              => Bus1_TxD_0,
874      rx_d_1              => Bus1_RxD_1,
875      tx_d_1              => Bus1_TxD_1,
876      rx_d_2              => Bus1_RxD_2,
877      tx_d_2              => Bus1_TxD_2,
878      rx_d_3              => Bus1_RxD_3,
879      tx_d_3              => Bus1_TxD_3,
880      new_config          => config_start_ftu_sig,
881      ping_all            => ping_ftu_start_ftu_sig,
882      read_rates          => rates_ftu_start_sig,
883      read_rates_started  => rates_ftu_started_sig,
884      read_rates_done     => rates_ftu_ready_sig,
885      new_config_started  => config_started_ftu_sig,
886      new_config_done     => config_ready_ftu_sig,
887      ping_all_started    => ping_ftu_started1_sig,
888      ping_all_done       => ping_ftu_ready1_sig,
889      ftu_active_cr0      => ftu_active_cr0_sig,
890      ftu_active_cr1      => ftu_active_cr1_sig,
891      ftu_active_cr2      => ftu_active_cr2_sig,
892      ftu_active_cr3      => ftu_active_cr3_sig,
893      ftu_error_calls     => ftu_error_calls_sig,
894      ftu_error_data      => ftu_error_data_sig,
895      ftu_error_send      => ftu_error_send_sig,
896      ftu_error_send_ack  => ftu_error_send_ack_sig,
897      ftu_error_send_ready=> ftu_error_send_ready_sig,
898      static_RAM_busy     => sd_busy_sig,
899      static_RAM_started  => sd_started_ftu_sig,
900      static_RAM_ready    => sd_ready_sig,
901      data_static_RAM     => sd_data_out_ftu_sig,
902      read_static_RAM     => sd_read_ftu_sig,
903      addr_static_RAM     => sd_addr_ftu_sig,
904      dynamic_RAM_busy    => dd_busy_sig,
905      dynamic_RAM_started => dd_started_ftu_sig,
906      dynamic_RAM_ready   => dd_ready_sig,
907      data_dynamic_RAM    => dd_data_sig,
908      write_dynamic_RAM   => dd_write_sig,
909      addr_dynamic_RAM    => dd_addr_sig,
910      FTUlist_RAM_busy    => fl_busy_sig,
911      FTUlist_RAM_started => fl_started_ftu_sig,
912      FTUlist_RAM_ready   => fl_ready_sig,
913      data_FTUlist_RAM    => fl_data_sig,
914      write_FTUlist_RAM   => fl_write_sig,
915      addr_FTUlist_RAM    => fl_addr_sig
916    );
917
918  Inst_FTM_fad_broadcast : FTM_fad_broadcast
919    port map(
920      clk_50MHz         => clk_50M_sig,
921      rx_en             => Bus2_Rx_En,
922      tx_en             => Bus2_Tx_En,
923      rx_d_0            => Bus2_RxD_0,
924      tx_d_0            => Bus2_TxD_0,
925      rx_d_1            => Bus2_RxD_1,
926      tx_d_1            => Bus2_TxD_1,
927      rx_d_2            => Bus2_RxD_2,
928      tx_d_2            => Bus2_TxD_2,
929      rx_d_3            => Bus2_RxD_3,
930      tx_d_3            => Bus2_TxD_3,
931      enable_ID_sending => '1',
932      TIM_source        => general_settings_sig(0),
933      LP_settings       => "0000",
934      trigger_ID_ready  => trigger_ID_ready_sig,
935      trigger_ID        => trigger_ID_sig,
936      trigger_ID_read   => trigger_ID_read_sig               
937    );
938 
939  Inst_ethernet_modul : ethernet_modul
940    port map(
941      wiz_reset          => W_RES,
942      wiz_addr           => W_A,
943      wiz_data           => W_D,
944      wiz_cs             => W_CS,
945      wiz_wr             => W_WR,
946      wiz_rd             => W_RD,
947      wiz_int            => W_INT,
948      clk                => clk_50M_sig,
949      sd_ready           => sd_ready_sig,
950      sd_busy            => sd_busy_sig,
951      led                => led_sig,
952      sd_read_ftu        => sd_read_ftu_sig,
953      sd_started_ftu     => sd_started_ftu_sig,
954      cc_R0              => cc_R0_sig,
955      cc_R1              => cc_R1_sig,
956      cc_R11             => cc_R11_sig,
957      cc_R13             => cc_R13_sig,
958      cc_R14             => cc_R14_sig,
959      cc_R15             => cc_R15_sig,
960      cc_R8              => cc_R8_sig,
961      cc_R9              => cc_R9_sig,
962      coin_n_c           => coin_n_c_sig,
963      coin_n_p           => coin_n_p_sig,
964      dead_time          => dead_time_sig,
965      general_settings   => general_settings_sig,
966      lp1_amplitude      => lp1_amplitude_sig,
967      lp1_delay          => lp1_delay_sig,
968      lp2_amplitude      => lp2_amplitude_sig,
969      lp2_delay          => lp2_delay_sig,
970      lp_pt_freq         => lp_pt_freq_sig,
971      lp_pt_ratio        => lp_pt_ratio_sig,
972      timemarker_delay   => timemarker_delay_sig,
973      trigger_delay      => trigger_delay_sig,
974      sd_addr_ftu        => sd_addr_ftu_sig,
975      sd_data_out_ftu    => sd_data_out_ftu_sig,
976      ftu_active_cr0     => ftu_active_cr0_sig,
977      ftu_active_cr1     => ftu_active_cr1_sig,
978      ftu_active_cr2     => ftu_active_cr2_sig,
979      ftu_active_cr3     => ftu_active_cr3_sig,
980      new_config         => new_config_sig,
981      config_started     => config_started_sig,
982      config_start_eth   => config_start_eth_sig,
983      config_started_eth => config_started_eth_sig,
984      config_ready_eth   => config_ready_eth_sig,
985      config_started_ack => config_started_ack_sig,
986      fl_busy            => fl_busy_sig,
987      fl_ready           => fl_ready_sig,
988      fl_write_ftu       => fl_write_sig,
989      fl_started_ftu     => fl_started_ftu_sig,
990      fl_addr_ftu        => fl_addr_sig,
991      fl_data_in_ftu     => fl_data_sig,
992      ping_ftu_start     => ping_ftu_start_sig,
993      ping_ftu_started   => ping_ftu_started_sig,
994      ping_ftu_ready     => ping_ftu_ready_sig,
995      dd_write_ftu       => dd_write_sig,
996      dd_started_ftu     => dd_started_ftu_sig,
997      dd_data_in_ftu     => dd_data_sig,
998      dd_addr_ftu        => dd_addr_sig,
999      dd_busy            => dd_busy_sig,
1000      dd_ready           => dd_ready_sig,
1001      coin_win_c         => coin_win_c_sig,
1002      coin_win_p         => coin_win_p_sig,
1003      --new stuff
1004      dd_block_ready_ftu     => dd_block_ready_ftu_sig,
1005      dd_block_start_ack_ftu => dd_block_start_ack_ftu_sig,
1006      dd_block_start_ftu     => dd_block_start_ftu_sig,
1007      dd_send                => dd_send_sig,
1008      dd_send_ack            => dd_send_ack_sig,
1009      dd_send_ready          => dd_send_ready_sig,
1010      --very new stuff
1011      ftu_error_calls        => ftu_error_calls_sig,
1012      ftu_error_data         => ftu_error_data_sig,
1013      ftu_error_send         => ftu_error_send_sig,
1014      ftu_error_send_ack     => ftu_error_send_ack_sig,
1015      ftu_error_send_ready   => ftu_error_send_ready_sig,
1016      prescaling_FTU01       => prescaling_FTU01_sig,
1017      trigger_counter        => trigger_counter_sig, 
1018      trigger_counter_read   => trigger_counter_read_sig,
1019      trigger_counter_valid  => trigger_counter_valid_sig
1020    );
1021
1022  LED_red <= led_sig(3 downto 0);
1023  LED_ye  <= led_sig(5 downto 4);
1024  LED_gn  <= led_sig(7 downto 6);
1025 
1026end Behavioral;
1027
1028
Note: See TracBrowser for help on using the repository browser.