Changeset 10238 for firmware


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Timestamp:
Mar 11, 2011, 2:18:22 PM (9 years ago)
Author:
weitzel
Message:
change in FTU rs485 module; FTUs answer now one BAUD period later
Location:
firmware/FTU/rs485
Files:
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  • firmware/FTU/rs485/FTU_rs485_control.vhd

    r10051 r10238  
    7474  signal rx_valid_sig : std_logic;  -- initialized in FTU_rs485_interface
    7575  signal rx_data_sig  : std_logic_vector (7 DOWNTO 0);  -- initialized in FTU_rs485_interface
    76   --signal rx_busy_sig  : std_logic;  -- initialized in FTU_rs485_interface
    77 
    78   signal block_valid_sig : std_logic;  -- initialized in FTU_rs485_receiver
    79   signal data_block_sig  : std_logic_vector(RS485_BLOCK_WIDTH - 1 downto 0);  -- initialized in FTU_rs485_receiver
     76  signal rx_busy_sig  : std_logic;  -- initialized in FTU_rs485_interface
     77
     78  signal block_valid_sig       : std_logic;  -- initialized in FTU_rs485_receiver
     79  signal start_interpreter_sig : std_logic := '0';
     80  signal data_block_sig        : std_logic_vector(RS485_BLOCK_WIDTH - 1 downto 0);  -- initialized in FTU_rs485_receiver
    8081
    8182  signal int_new_DACs_sig        : std_logic;  -- initialized in FTU_rs485_interpreter
     
    117118    port(
    118119      rec_clk   : in  std_logic;
    119       --rx_busy   : in  std_logic;
     120      -- rx_busy   : in  std_logic;
    120121      rec_din   : in  std_logic_vector(7 downto 0);
    121122      rec_den   : in  std_logic;
     
    156157      -- FPGA
    157158      rx_data  : OUT std_logic_vector (7 DOWNTO 0);
    158       --rx_busy  : OUT std_logic  := '0';
     159      rx_busy  : OUT std_logic  := '0';
    159160      rx_valid : OUT std_logic  := '0';
    160161      tx_data  : IN  std_logic_vector (7 DOWNTO 0);
     
    176177
    177178  crc_sig <= crc_sig_inv(0) & crc_sig_inv(1) & crc_sig_inv(2) & crc_sig_inv(3) & crc_sig_inv(4) & crc_sig_inv(5) & crc_sig_inv(6) & crc_sig_inv(7);
     179  start_interpreter_sig <= block_valid_sig and (not rx_busy_sig);  -- avoid answering to early to FTM
    178180 
    179181  Inst_ucrc_par : ucrc_par
     
    196198    port map(
    197199      rec_clk   => main_clk,
    198       --rx_busy   =>,
     200      -- rx_busy   => rx_busy_sig,
    199201      rec_din   => rx_data_sig,
    200202      rec_den   => rx_valid_sig,
     
    207209      clk                    => main_clk,
    208210      data_block             => data_block_sig,
    209       block_valid            => block_valid_sig,
     211      block_valid            => start_interpreter_sig,
    210212      brd_add                => brd_add,
    211213      crc_error_cnt          => crc_error_cnt_sig,
     
    233235      -- FPGA
    234236      rx_data  => rx_data_sig,
    235       --rx_busy  => rx_busy_sig,
     237      rx_busy  => rx_busy_sig,
    236238      rx_valid => rx_valid_sig,
    237239      tx_data  => tx_data_sig,
  • firmware/FTU/rs485/FTU_rs485_interface.vhd

    r10037 r10238  
    3434    -- FPGA
    3535    rx_data  : OUT    std_logic_vector (7 DOWNTO 0);
    36     --rx_busy  : OUT    std_logic  := '0';
     36    rx_busy  : OUT    std_logic  := '0';
    3737    rx_valid : OUT    std_logic  := '0';
    3838    tx_data  : IN     std_logic_vector (7 DOWNTO 0);
     
    122122  rx_en <= flow_ctrl;
    123123  rx_data <= rx_sr;
    124   --rx_busy <= '1' when (rx_bitcnt < 11) else '0';
     124  rx_busy <= '1' when (rx_bitcnt < 11) else '0';
    125125
    126126END ARCHITECTURE beha;
  • firmware/FTU/rs485/FTU_rs485_receiver.vhd

    r10047 r10238  
    2727  port(
    2828    rec_clk   : in  std_logic;
    29     --rx_busy   : in  std_logic;
     29    -- rx_busy   : in  std_logic;
    3030    rec_din   : in  std_logic_vector(7 downto 0);
    3131    rec_den   : in  std_logic;
Note: See TracChangeset for help on using the changeset viewer.