Changeset 241


Ignore:
Timestamp:
Jul 6, 2010, 2:17:20 PM (10 years ago)
Author:
qweitzel
Message:
some add-ons for FTU_test2
Location:
FPGA/FTU/test_firmware/FTU_test2
Files:
3 edited

Legend:

Unmodified
Added
Removed
  • FPGA/FTU/test_firmware/FTU_test2/FTU_test2.vhd

    r237 r241  
    9292      mosi     : OUT STD_LOGIC;
    9393      sck      : OUT STD_LOGIC;
    94       cs_ld    : OUT STD_LOGIC
     94      cs_ld    : OUT STD_LOGIC;
     95      enable1  : out STD_LOGIC;
     96      enable2  : out STD_LOGIC;
     97      enable3  : out STD_LOGIC
    9598    );
    9699  end component;
     
    115118  Inst_FTU_test2_dac_control : FTU_test2_dac_control
    116119    port map(
    117       clk   => clk_50M_sig,
    118       reset => reset_sig,
    119       clr   => clr,
    120       mosi  => mosi,
    121       sck   => sck,
    122       cs_ld => cs_ld
     120      clk     => clk_50M_sig,
     121      reset   => reset_sig,
     122      clr     => clr,
     123      mosi    => mosi,
     124      sck     => sck,
     125      cs_ld   => cs_ld,
     126      enable1 => enables_A(1),
     127      enable2 => enables_A(2),
     128      enable3 => enables_A(3)
    123129    );
    124130
     
    138144      when Running =>
    139145        reset_sig <= '0';
     146        enables_A(0) <= '1';
    140147    end case;
    141148  end process FTU_test2_C_logic;
  • FPGA/FTU/test_firmware/FTU_test2/FTU_test2_dac_control.vhd

    r238 r241  
    3737    mosi     : OUT    STD_LOGIC;
    3838    sck      : OUT    STD_LOGIC;
    39     cs_ld    : out    STD_LOGIC
     39    cs_ld    : out    STD_LOGIC;
     40    enable1  : out    STD_LOGIC;
     41    enable2  : out    STD_LOGIC;
     42    enable3  : out    STD_LOGIC
    4043  );
    4144end FTU_test2_dac_control;
     
    114117      when START =>
    115118        config_start_sig <= '1';
    116         next_state <= WAITING;
     119        enable1 <= '1';
     120        enable2 <= '0';
     121        enable3 <= '0';
     122        next_state <= WAITING;       
    117123      when WAITING =>
    118         if (config_ready_sig = '1') then
    119           next_state <= STOP;
     124        enable1 <= '0';
     125        enable2 <= '1';
     126        enable3 <= '0';
     127        if (config_ready_sig = '1') then         
     128          next_state <= STOP;         
    120129        else
    121130          next_state <= WAITING;
    122131        end if;
    123132      when STOP =>
    124         config_start_sig <= '0';
     133        enable1 <= '0';
     134        enable2 <= '0';
     135        enable3 <= '1';
     136        config_start_sig <= '0';       
    125137    end case;
    126138  end process;
  • FPGA/FTU/test_firmware/FTU_test2/ftu_board_test2.ucf

    r236 r241  
    102102######################################################
    103103# Patch 0
    104 #NET enables_A<0>  LOC  = D2 | IOSTANDARD=LVCMOS33 | SLEW = SLOW; # XEN0_0
    105 #NET enables_A<1>  LOC  = B1 | IOSTANDARD=LVCMOS33 | SLEW = SLOW; # XEN0_1
    106 #NET enables_A<2>  LOC  = C2 | IOSTANDARD=LVCMOS33 | SLEW = SLOW; # XEN0_2
    107 #NET enables_A<3>  LOC  = D1 | IOSTANDARD=LVCMOS33 | SLEW = SLOW; # XEN0_3
     104NET enables_A<0>  LOC  = D2 | IOSTANDARD=LVCMOS33 | SLEW = SLOW; # XEN0_0
     105NET enables_A<1>  LOC  = B1 | IOSTANDARD=LVCMOS33 | SLEW = SLOW; # XEN0_1
     106NET enables_A<2>  LOC  = C2 | IOSTANDARD=LVCMOS33 | SLEW = SLOW; # XEN0_2
     107NET enables_A<3>  LOC  = D1 | IOSTANDARD=LVCMOS33 | SLEW = SLOW; # XEN0_3
    108108#NET enables_A<4>  LOC  = C1 | IOSTANDARD=LVCMOS33 | SLEW = SLOW; # XEN0_4
    109109#NET enables_A<5>  LOC  = D4 | IOSTANDARD=LVCMOS33 | SLEW = SLOW; # XEN0_5
Note: See TracChangeset for help on using the changeset viewer.