Changeset 157 for FPGA/FTU/FTU_top.vhd


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Feb 4, 2010, 12:47:30 PM (11 years ago)
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pavogler
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port list updated in FTU_top entity
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  • FPGA/FTU/FTU_top.vhd

    r155 r157  
    2828--use UNISIM.VComponents.all;
    2929
     30
     31
    3032entity FTU_top is
    3133  port(
    32     ext_clk   : IN  STD_LOGIC;                     --external clock from FTU board
    33     brd_add   : IN  STD_LOGIC_VECTOR(7 downto 0);  --global board address
    34     patch1    : IN  STD_LOGIC;                     --logic signal from first trigger patch
    35     patch2    : IN  STD_LOGIC;                     --logic signal from second trigger patch
    36     patch3    : IN  STD_LOGIC;                     --logic signal from third trigger patch
    37     patch4    : IN  STD_LOGIC;                     --logic signal from fourth trigger patch
    38     trig_prim : IN  STD_LOGIC;                     --logic signal from n-out-of-4 circuit
    39     miso      : IN  STD_LOGIC;                     --serial data from DAC
    40     rx        : IN  STD_LOGIC;                     --serial data from FTM
    41     enables   : OUT STD_LOGIC_VECTOR(35 downto 0); --individual enables for analog inputs
    42     clr       : OUT STD_LOGIC;                     --clear signal to DAC
    43     cs_ld     : OUT STD_LOGIC;                     --chip select or load to DAC
    44     sck       : OUT STD_LOGIC;                     --serial clock to DAC
    45     mosi      : OUT STD_LOGIC;                     --serial data to DAC
    46     tx        : OUT STD_LOGIC                      --serial data to FTM
     34    -- global control
     35    ext_clk   : IN  STD_LOGIC;                      -- external clock from FTU board
     36    reset     : in  STD_LOGIC;                      -- reset
     37    brd_add   : IN  STD_LOGIC_VECTOR(7 downto 0);   -- global board address
     38
     39    -- rate counters LVDS inputs
     40    -- use IBUFDS differential input buffer
     41    patch_A_p     : IN  STD_LOGIC;                  -- logic signal from first trigger patch
     42    patch_A_n     : IN  STD_LOGIC;           
     43    patch_B_p     : IN  STD_LOGIC;                  -- logic signal from second trigger patch
     44    patch_B_n     : IN  STD_LOGIC;
     45    patch_C_p     : IN  STD_LOGIC;                  -- logic signal from third trigger patch
     46    patch_C_n     : IN  STD_LOGIC;
     47    patch_D_p     : IN  STD_LOGIC;                  -- logic signal from fourth trigger patch
     48    patch_D_n     : IN  STD_LOGIC;
     49    trig_prim_p   : IN  STD_LOGIC;                  -- logic signal from n-out-of-4 circuit
     50    trig_prim_n   : IN  STD_LOGIC;
     51   
     52    -- DAC interface
     53    -- miso          : IN  STD_LOGIC;                  -- master-in-slave-out
     54    sck           : OUT STD_LOGIC;                  -- serial clock to DAC
     55    mosi          : OUT STD_LOGIC;                  -- serial data to DAC, master-out-slave-in
     56    clr           : OUT STD_LOGIC;                  -- clear signal to DAC
     57    cs_ld         : OUT STD_LOGIC;                  -- chip select or load to DAC
     58   
     59    -- RS-485 interface to FTM
     60    rx            : IN  STD_LOGIC;                  -- serial data from FTM
     61    tx            : OUT STD_LOGIC;                  -- serial data to FTM
     62    rx_en         : OUT STD_LOGIC;                  -- enable RS-485 receiver
     63    tx_en         : OUT STD_LOGIC;                  -- enable RS-485 transmitter
     64
     65    -- analog buffer enable
     66    enables_A   : OUT STD_LOGIC_VECTOR(8 downto 0);  -- individual enables for analog inputs
     67    enables_B   : OUT STD_LOGIC_VECTOR(8 downto 0);  -- individual enables for analog inputs
     68    enables_C   : OUT STD_LOGIC_VECTOR(8 downto 0);  -- individual enables for analog inputs
     69    enables_D   : OUT STD_LOGIC_VECTOR(8 downto 0);  -- individual enables for analog inputs
     70
     71    -- testpoints
     72    TP_A       : out STD_LOGIC_VECTOR(7 downto 0)   -- testpoints   
    4773  );
    4874end FTU_top;
     75
    4976
    5077architecture Behavioral of FTU_top is
     
    86113  clk_sig   <= ext_clk;
    87114  reset_sig <= '0';--where to get this from?
    88   miso_sig  <= miso;
     115  -- miso_sig  <= miso;
    89116
    90117  clr   <= clr_sig;
Note: See TracChangeset for help on using the changeset viewer.