Ignore:
Timestamp:
07/22/10 10:33:08 (15 years ago)
Author:
dneise
Message:
possible to switch off SPI SCLK now.
see new revision of simple_daq in tools/FAD/
Location:
FPGA/FAD/stable/FACT_FAD/FACT_FAD_lib/hdl
Files:
6 edited

Legend:

Unmodified
Added
Removed

  • FPGA/FAD/stable/FACT_FAD/FACT_FAD_lib/hdl/fad_board_struct.vhd

    r252 r260  
    33-- Created:
    44--          by - dneise.UNKNOWN (E5B-LABOR6)
    5 --          at - 15:25:14 14.07.2010
     5--          at - 11:40:21 21.07.2010
    66--
    77-- Generated by Mentor Graphics' HDL Designer(TM) 2009.2 (Build 10)
    … …  
    7373-- Created:
    7474--          by - dneise.UNKNOWN (E5B-LABOR6)
    75 --          at - 15:25:14 14.07.2010
     75--          at - 11:40:21 21.07.2010
    7676--
    7777-- Generated by Mentor Graphics' HDL Designer(TM) 2009.2 (Build 10)

  • FPGA/FAD/stable/FACT_FAD/FACT_FAD_lib/hdl/fad_definitions.vhd

    r252 r260  
    124124  constant CMD_DWRITE_RUN : std_logic_vector  := X"08";
    125125  constant CMD_DWRITE_STOP : std_logic_vector := X"09";
     126  constant CMD_SCLK_ON : std_logic_vector     := X"10";
     127  constant CMD_SCLK_OFF : std_logic_vector     := X"11";
     128 
     129 
    126130-- Declare functions and procedure
    127131

  • FPGA/FAD/stable/FACT_FAD/FACT_FAD_lib/hdl/fad_definitions.vhd.bak

    r252 r260  
    105105  --constant DEFAULT_DAC : dac_array_type := (others => 0);
    106106 
    107   constant DEFAULT_DRSADDR : std_logic_vector (3 downto 0):= X"0";
     107  constant DEFAULT_DRSADDR : std_logic_vector (3 downto 0):= "0000";
    108108  constant DEFAULT_DRSADDR_MODE : std_logic := '0';
    109109
    … …  
    124124  constant CMD_DWRITE_RUN : std_logic_vector  := X"08";
    125125  constant CMD_DWRITE_STOP : std_logic_vector := X"09";
     126  constant CMD_SCLK_ON : std_logic_vector     := X"10";
     127  constant CMD_SCLK_ON : std_logic_vector     := X"11";
     128 
     129 
    126130-- Declare functions and procedure
    127131

  • FPGA/FAD/stable/FACT_FAD/FACT_FAD_lib/hdl/fad_main_struct.vhd

    r252 r260  
    22--
    33-- Created:
    4 --          by - dneise.UNKNOWN (TU-CC4900F8C7D2)
    5 --          at - 14:46:38 12.07.2010
     4--          by - dneise.UNKNOWN (E5B-LABOR6)
     5--          at - 11:40:17 21.07.2010
    66--
    77-- Generated by Mentor Graphics' HDL Designer(TM) 2009.2 (Build 10)
    … …  
    5959--
    6060-- Created:
    61 --          by - dneise.UNKNOWN (TU-CC4900F8C7D2)
    62 --          at - 14:46:38 12.07.2010
     61--          by - dneise.UNKNOWN (E5B-LABOR6)
     62--          at - 11:40:18 21.07.2010
    6363--
    6464-- Generated by Mentor Graphics' HDL Designer(TM) 2009.2 (Build 10)
    … …  
    125125   SIGNAL roi_max                : roi_max_type;
    126126   SIGNAL s_trigger              : std_logic                                    := '0';
     127   SIGNAL sclk1                  : std_logic;
     128   SIGNAL sclk_enable            : std_logic;
    127129   SIGNAL sensor_array           : sensor_array_type;
    128130   SIGNAL sensor_ready           : std_logic;
    … …  
    332334      config_busy       : IN     std_logic ;
    333335      denable           : OUT    std_logic                      := '0';           -- default domino wave off
    334       dwrite_enable     : OUT    std_logic                      := '0'            -- default DWRITE low.
     336      dwrite_enable     : OUT    std_logic                      := '0';           -- default DWRITE low.
     337      sclk_enable       : OUT    std_logic                      := '1'            -- default DWRITE HIGH.
    335338   );
    336339   END COMPONENT;
    … …  
    355358   -- ModuleWare code(v1.9) for instance 'I5' of 'and'
    356359   drs_dwrite <= dwrite AND dwrite_enable;
     360
     361   -- ModuleWare code(v1.9) for instance 'U_1' of 'and'
     362   sclk <= sclk_enable AND sclk1;
    357363
    358364   -- ModuleWare code(v1.9) for instance 'U_0' of 'mux'
    … …  
    502508         dac_cs         => dac_cs,
    503509         mosi           => mosi,
    504          sclk           => sclk,
     510         sclk           => sclk1,
    505511         sensor_array   => sensor_array,
    506512         sensor_cs      => sensor_cs,
    … …  
    547553         config_busy       => config_busy,
    548554         denable           => denable,
    549          dwrite_enable     => dwrite_enable
     555         dwrite_enable     => dwrite_enable,
     556         sclk_enable       => sclk_enable
    550557      );
    551558

  • FPGA/FAD/stable/FACT_FAD/FACT_FAD_lib/hdl/w5300_modul.vhd

    r246 r260  
    6565     
    6666      denable : out std_logic := '0'; -- default domino wave off
    67       dwrite_enable : out std_logic := '0' -- default DWRITE low.
     67      dwrite_enable : out std_logic := '0'; -- default DWRITE low.
     68      sclk_enable : out std_logic := '1' -- default DWRITE HIGH.
    6869   );
    6970
    … …  
    521522                    when CMD_DWRITE_STOP =>
    522523                      dwrite_enable <= '0';
     524                      state_read_data <= RD_WAIT;
     525                    when CMD_SCLK_ON =>
     526                      sclk_enable <= '1';
     527                      state_read_data <= RD_WAIT;
     528                    when CMD_SCLK_OFF =>
     529                      sclk_enable <= '0';
    523530                      state_read_data <= RD_WAIT;
    524531                    when CMD_DENABLE =>

  • FPGA/FAD/stable/FACT_FAD/FACT_FAD_lib/hdl/w5300_modul.vhd.bak

    r246 r260  
    4949      ram_addr       : OUT    std_logic_vector (RAM_ADDR_WIDTH-1 DOWNTO 0);
    5050      data_valid     : IN     std_logic;
     51          data_valid_ack : OUT    std_logic := '0';
    5152      busy           : OUT    std_logic                     := '1';
    5253      write_header_flag, write_end_flag : IN std_logic;
    … …  
    6465     
    6566      denable : out std_logic := '0'; -- default domino wave off
    66       dwrite_enable : out std_logic := '0' -- default DWRITE low.
     67      dwrite_enable : out std_logic := '0'; -- default DWRITE low.
     68      sclk_enable : out std_logic := '1' -- default DWRITE HIGH.
    6769   );
    6870
    … …  
    7476
    7577type state_init_type is (INTERRUPT, RESET, WRITE_REG, READ_REG, WRITE_DATA,
    76                          INIT, IM, MT, STX, STX1, STX2, STX3, SRX, SRX1, SRX2, SRX3, MAC, MAC1, MAC2, GW, GW1, SNM, SNM1, IP, IP1,
     78                         INIT, IM, MT, STX, STX1, STX2, STX3, SRX, SRX1, SRX2, SRX3, MAC, MAC1, MAC2, GW, GW1, SNM, SNM1, IP, IP1, TIMEOUT, RETRY,
    7779                         SI, SI1, SI2, SI3, SI4, SI5, SI6,      ESTABLISH, EST1, CONFIG, MAIN, CHK_RECEIVED, READ_DATA);
    7880type state_write_type is (WR_START, WR_LENGTH, WR_WAIT1, WR_01, WR_02, WR_03, WR_04, WR_05, WR_06, WR_07, WR_08, WR_FIFO, WR_FIFO1, WR_ADC, WR_ADC1, WR_ADC2,
    … …  
    349351                                                par_data (7 downto 0) <= conv_std_logic_vector(IP_ADDRESS (3),8);
    350352                                                state_init <= WRITE_REG;
     353                                                next_state <= TIMEOUT;
     354                                        when TIMEOUT =>
     355                                                par_addr <=     W5300_RTR;
     356                                                par_data <= X"07D0"; -- 0x07D0 = 200ms
     357                                                state_init <= WRITE_REG;
     358                                                next_state <= RETRY;
     359                                        when RETRY =>
     360                                                par_addr <=     W5300_RCR;
     361                                                par_data <= X"0008";
     362                                                state_init <= WRITE_REG;
    351363                                                next_state <= SI;
    352364
    … …  
    431443                                            s_trigger <= '0';
    432444                                          end if;
    433             if (chk_recv_cntr = 10) then
     445            if (chk_recv_cntr = 1000) then
    434446              chk_recv_cntr <= 0;
    435447              state_read_data <= RD_1;
    … …  
    437449              busy <= '1';
    438450            else
     451              busy <= '0';
     452              data_valid_ack <= '0';
    439453              chk_recv_cntr <= chk_recv_cntr + 1; 
    440454                                                  if (data_valid = '1') then
     455                                                    data_valid_ack <= '1';
    441456                local_write_length <= write_length;
    442457                local_ram_start_addr <= ram_start_addr;
    … …  
    552567                  next_state <= CONFIG;
    553568                else
    554                   busy <= '0';
     569--                busy <= '0';
    555570                  next_state <= MAIN;
    556571                end if;
    … …  
    726741                                                                state_write <= WR_08;
    727742                                                        when others =>
    728                                                                 busy <= '0';
     743--                                                      busy <= '0';
    729744                                                                state_init <= next_state_tmp;
    730745                                                                state_write <= WR_START;
Note: See TracChangeset for help on using the changeset viewer.