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Feb 4, 2010, 1:06:46 PM (11 years ago)
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qweitzel
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testbench adjusted to last FTU_top entity changes
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  • FPGA/FTU/FTU_top_tb.vhd

    r156 r158  
    4040  component FTU_top
    4141    port(
    42       ext_clk   : IN  STD_LOGIC;
    43       brd_add   : IN  STD_LOGIC_VECTOR(7 downto 0);
    44       patch1    : IN  STD_LOGIC;
    45       patch2    : IN  STD_LOGIC;
    46       patch3    : IN  STD_LOGIC;
    47       patch4    : IN  STD_LOGIC;
    48       trig_prim : IN  STD_LOGIC;
    49       miso      : IN  STD_LOGIC;
    50       rx        : IN  STD_LOGIC;
    51       enables   : OUT STD_LOGIC_VECTOR(35 downto 0);
    52       clr       : OUT STD_LOGIC;
    53       cs_ld     : OUT STD_LOGIC;
    54       sck       : OUT STD_LOGIC;
    55       mosi      : OUT STD_LOGIC;
    56       tx        : OUT STD_LOGIC
     42      -- global control
     43      ext_clk   : IN  STD_LOGIC;                      -- external clock from FTU board
     44      reset     : in  STD_LOGIC;                      -- reset
     45      brd_add   : IN  STD_LOGIC_VECTOR(7 downto 0);   -- global board address
     46
     47      -- rate counters LVDS inputs
     48      -- use IBUFDS differential input buffer
     49      patch_A_p     : IN  STD_LOGIC;                  -- logic signal from first trigger patch
     50      patch_A_n     : IN  STD_LOGIC;
     51      patch_B_p     : IN  STD_LOGIC;                  -- logic signal from second trigger patch
     52      patch_B_n     : IN  STD_LOGIC;
     53      patch_C_p     : IN  STD_LOGIC;                  -- logic signal from third trigger patch
     54      patch_C_n     : IN  STD_LOGIC;
     55      patch_D_p     : IN  STD_LOGIC;                  -- logic signal from fourth trigger patch
     56      patch_D_n     : IN  STD_LOGIC;
     57      trig_prim_p   : IN  STD_LOGIC;                  -- logic signal from n-out-of-4 circuit
     58      trig_prim_n   : IN  STD_LOGIC;
     59
     60      -- DAC interface
     61      -- miso          : IN  STD_LOGIC;                  -- master-in-slave-out
     62      sck           : OUT STD_LOGIC;                  -- serial clock to DAC
     63      mosi          : OUT STD_LOGIC;                  -- serial data to DAC, master-out-slave-in
     64      clr           : OUT STD_LOGIC;                  -- clear signal to DAC
     65      cs_ld         : OUT STD_LOGIC;                  -- chip select or load to DAC
     66
     67      -- RS-485 interface to FTM
     68      rx            : IN  STD_LOGIC;                  -- serial data from FTM
     69      tx            : OUT STD_LOGIC;                  -- serial data to FTM
     70      rx_en         : OUT STD_LOGIC;                  -- enable RS-485 receiver
     71      tx_en         : OUT STD_LOGIC;                  -- enable RS-485 transmitter
     72
     73      -- analog buffer enable
     74      enables_A   : OUT STD_LOGIC_VECTOR(8 downto 0);  -- individual enables for analog inputs
     75      enables_B   : OUT STD_LOGIC_VECTOR(8 downto 0);  -- individual enables for analog inputs
     76      enables_C   : OUT STD_LOGIC_VECTOR(8 downto 0);  -- individual enables for analog inputs
     77      enables_D   : OUT STD_LOGIC_VECTOR(8 downto 0);  -- individual enables for analog inputs
     78
     79      -- testpoints
     80      TP_A       : out STD_LOGIC_VECTOR(7 downto 0)   -- testpoints
    5781    );
    5882  end component;
    5983   
    6084  --Inputs
    61   signal ext_clk   : STD_LOGIC := '0';
    62   signal brd_add   : STD_LOGIC_VECTOR(7 downto 0) := (others => '0');
    63   signal patch1    : STD_LOGIC := '0';
    64   signal patch2    : STD_LOGIC := '0';
    65   signal patch3    : STD_LOGIC := '0';
    66   signal patch4    : STD_LOGIC := '0';
    67   signal trig_prim : STD_LOGIC := '0';
    68   signal miso      : STD_LOGIC := '0';
    69   signal rx        : STD_LOGIC := '0';
     85  signal ext_clk     : STD_LOGIC := '0';
     86  signal reset       : STD_LOGIC := '0';
     87  signal brd_add     : STD_LOGIC_VECTOR(7 downto 0) := (others => '0');
     88  signal patch_A_p   : STD_LOGIC := '0';
     89  signal patch_A_n   : STD_LOGIC := '0';
     90  signal patch_B_p   : STD_LOGIC := '0';
     91  signal patch_B_n   : STD_LOGIC := '0';
     92  signal patch_C_p   : STD_LOGIC := '0';
     93  signal patch_C_n   : STD_LOGIC := '0';
     94  signal patch_D_p   : STD_LOGIC := '0';
     95  signal patch_D_n   : STD_LOGIC := '0';
     96  signal trig_prim_p : STD_LOGIC := '0';
     97  signal trig_prim_n : STD_LOGIC := '0';
     98  -- signal miso        : STD_LOGIC := '0';
     99  signal rx          : STD_LOGIC := '0';
    70100
    71101  --Outputs
    72   signal enables : STD_LOGIC_VECTOR(35 downto 0);
    73   signal clr     : STD_LOGIC;
    74   signal cs_ld   : STD_LOGIC;
    75   signal sck     : STD_LOGIC;
    76   signal mosi    : STD_LOGIC;
    77   signal tx      : STD_LOGIC;
     102  signal enables_A : STD_LOGIC_VECTOR(8 downto 0);
     103  signal enables_B : STD_LOGIC_VECTOR(8 downto 0);
     104  signal enables_C : STD_LOGIC_VECTOR(8 downto 0);
     105  signal enables_D : STD_LOGIC_VECTOR(8 downto 0);
     106  signal clr       : STD_LOGIC;
     107  signal cs_ld     : STD_LOGIC;
     108  signal sck       : STD_LOGIC;
     109  signal mosi      : STD_LOGIC;
     110  signal tx        : STD_LOGIC;
     111  signal rx_en     : STD_LOGIC;
     112  signal tx_en     : STD_LOGIC;
     113  signal TP_A      : STD_LOGIC_VECTOR(7 downto 0);
    78114 
    79115  -- Clock period definitions
     
    85121  uut: FTU_top
    86122    port map(
    87       ext_clk   => ext_clk,
    88       brd_add   => brd_add,
    89       patch1    => patch1,
    90       patch2    => patch2,
    91       patch3    => patch3,
    92       patch4    => patch4,
    93       trig_prim => trig_prim,
    94       miso      => miso,
    95       rx        => rx,
    96       enables   => enables,
    97       clr       => clr,
    98       cs_ld     => cs_ld,
    99       sck       => sck,
    100       mosi      => mosi,
    101       tx        => tx
     123      ext_clk     => ext_clk,
     124      reset       => reset,
     125      brd_add     => brd_add,
     126      patch_A_p   => patch_A_p,
     127      patch_A_n   => patch_A_n,
     128      patch_B_p   => patch_B_p,
     129      patch_B_n   => patch_B_n,
     130      patch_C_p   => patch_C_p,
     131      patch_C_n   => patch_C_n,
     132      patch_D_p   => patch_D_p,
     133      patch_D_n   => patch_D_n,
     134      trig_prim_p => trig_prim_p,
     135      trig_prim_n => trig_prim_n,
     136      -- miso        => miso,
     137      rx          => rx,
     138      rx_en       => rx_en,
     139      enables_A   => enables_A,
     140      enables_B   => enables_B,
     141      enables_C   => enables_C,
     142      enables_D   => enables_D,
     143      clr         => clr,
     144      cs_ld       => cs_ld,
     145      sck         => sck,
     146      mosi        => mosi,
     147      tx          => tx,
     148      tx_en       => tx_en,
     149      TP_A        => TP_A
    102150    );
    103151
Note: See TracChangeset for help on using the changeset viewer.